[发明专利]栅极驱动电路和显示面板

权利要求书

1.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括：

多级时钟信号线，所述多级时钟信号线包括第1级时钟信号线至第M级时钟信号线，所述第1级时钟信号线至所述第M级时钟信号线分别传输第1级时钟信号至第M级时钟信号，每一级时钟信号的周期为(a*T)，每一级时钟信号的占空比为(T-2)/(2*T)，相邻的两级时钟信号之间的偏移量为a，其中，所述M为大于2的偶数，所述a为单位时间段的时长，所述T为每一级时钟信号的一个周期中所述a的数量，所述T等于所述M；

多级栅极信号线，所述多级栅极信号线包括第1级栅极信号线至第N级栅极信号线，所述第1级栅极信号线至所述第N级栅极信号线分别传输第1级栅极信号至第N级栅极信号，第n_m级栅极信号线和第(n_m+j*M)级栅极信号线均连接第n_m级时钟信号线，使得第n_m级栅极信号和第(n_m+j*M)级栅极信号分别被第n_m级时钟信号中对应的一个周期同步，其中，所述N为不小于所述M的整数，所述n_m为不小于1且不大于所述M的整数，所述j为正整数；

多个第一下拉模块，所述多个第一下拉模块中每一个第一下拉模块包括第一输入端、第一输出端和第二输出端，所述第一输入端的信号的下降沿和上升沿分别用于下拉所述第一输出端的信号和所述第二输出端的信号，所述第一输入端连接一级时钟信号线，所述第一输出端和所述第二输出端分别连接不同的两级栅极信号线；

其中，对于所述多级栅极信号线中的第k级栅极信号线：

若k％M为奇数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％M)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％M)+f+g1*T]级时钟信号线，其中，所述f为(T-2)/2，所述g1为整数，所述[(k％M)+f+g1*T]为不小于1且不大于所述M的奇数；或者

若k％M为偶数，则所述第k级栅极信号线连接其中一第一下拉模块的第一输出端，并且所述第一下拉模块的第一输入端连接第(k％M)级时钟信号线，反之，则所述第k级栅极信号线连接其中一第一下拉模块的第二输出端，并且所述第一下拉模块的第一输入端连接第[(k％M)+f+g2*T]级时钟信号线，其中，所述g2为整数，所述[(k％M)+f+g2*T]为不小于1且不大于所述M的偶数。

2.根据权利要求1所述的栅极驱动电路，其特征在于，每一个第一下拉模块还包括：

第一开关晶体管，所述第一开关晶体管连接所述第一输入端和所述第二输出端，所述第一输入端的信号通过所述第一开关晶体管拉低所述第二输出端的信号。

3.根据权利要求2所述的栅极驱动电路，其特征在于，每一个第一下拉模块还包括第一反相器和第二开关晶体管；

所述第一反相器连接所述第一输入端和所述第二开关晶体管，所述第一反相器用于向所述第二开关晶体管输入第一反相信号，任意时刻所述第一反相信号和所述第一输入端的信号为第一电压或者第二电压，且任意时刻所述第一反相信号与所述第一输入端的信号相异；

所述第二开关晶体管连接所述第一输出端，所述第一反相信号通过所述第二开关晶体管拉低所述第一输出端的信号。