[发明专利]SRAM的存储单元结构及阵列结构

说明书

本发明公开了一种SRAM的存储单元结构，包括：主体电路，写端口电路和读端口电路；主体电路包括一对互为反相且互相锁存的第一存储节点和第二存储节点；读端口电路包括第一MOS晶体管，第一MOS晶体管的栅极连接第一和第二存储节点中的一个，第一MOS晶体管的两个源漏区分别连接读位线和读字线；在读操作过程中，读位线为低电平，读字线为高电平；在写操作和待机的过程中，读位线和读字线都保持为低电平。本发明还公开了一种SRAM的阵列结构。本发明能提高SRAM的静态噪声容限和写入余量，同时减少电路面积。

技术领域

本发明涉及半导体集成电路，特别是涉及一种SRAM的存储单元结构；本发明还涉及SRAM的阵列结构。

背景技术

目前工业界普遍应用的读写分离SRAM电路，现有读写分离SRAM电路通常采用图1所示的8T2P型SRAM的存储单元，其中8T表示存储单元中有8个晶体管，2P表示有两个端口(port)即写端口(write port)和读端口(read port)。由图1所示可知，现有8T2P型SRAM的存储单元包括由选择晶体管101和102，P型上拉管103和104以及N型下拉管105和106组成写端口电路，图1中，选择晶体管101也用PG1表示，选择晶体管102也用PG2表示，P型上拉管103也用PU1表示，P型上拉管104也用PU2表示，N型下拉管105也用PD1表示，N型下拉管106也用PD2表示。可以看出，写端口电路为一传统的6T-SRAM存储单元。其中，P型上拉管103和N型下拉管105组成CMOS反相器，P型上拉管104和N型下拉管106也组成CMOS反相器，两个CMOS反相器首尾相连形成锁存器，锁存器包括两个互为反相且互锁的第一存储节点Q和所述第二存储节点Qb。P型上拉管103和104的源极都连接电源电压Vdd，N型下拉管105和106的源极都接地Vss,选择晶体管101和102的栅极都连接写字线WWL，在写字线WWL的控制下，选择晶体管101使第一存储节点Q和第一写位线WBL之间的连接和断开，选择晶体管102使第二存储节点Qb和第二写位线WBLB之间的连接和断开。

写端口电路能实现单独写操作。图1中还包括用于进行单独读操作的读端口电路，图1中的读端口电路包括两个NMOS管，分别为读选择管107和读下拉管108，图1中，读选择管107也用RPG表示，读下拉管108也用RPD表示。读下拉管108的栅极接第二存储节点Qb，源极接地Vss。读下拉管108的漏极连接读选择管107的源极，选择管107的漏极连接读位线RBL。

图1所示的电路中，在进行读操作时，读字线RWL接高电平如Vdd，读选择管107会打开；读位线RBL也接高电平，这样，第二存储节点Qb上存储的信息不同时，读下拉管108的导通状态不同，读下拉管108导通时，读位线RBL的电位会下降；读下拉管108断开时，读位线RBL的电位会保持为高电平。

而在写操作以及待机时，读字线RWL接低电平如接地Vss，这时，读选择管107断开，读位线RBL上的高电平并不会对第一存储节点Q和第二存储节点Qb产生不利影响。最后能提高电路的静态噪声容限(SNW)和写入余量(WM)。相反，如果在读位线RBL为高电平时，没有设置读选择管107，则读位线RBL的高电平容易对第一存储节点Q和第二存储节点Qb产生干扰，从而会降低SNW和WM。也即现有SRAM中，必须要采用图1所示的两个NMOS即读选择管107和读下拉管108，才能取得较好的SNW和WM。

图1所示的现有电路中，在各种操作下的端口设置如表一所示：

表一