[发明专利]多通道DAC采样同步系统

说明书

本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。

技术领域

本发明属于高速串行接口芯片技术领域，涉及一种FPGA同源数据与基于JESD204B协议的多通道DAC采样同步系统。

技术背景

随着对数据吞吐量要求越来越高，并行接口已经逐步被高速串行接口所取代。高速串行/解串器接口规范(JESD204B协议)支持高达12.5Gbyte/s的数据传输速率，具有引脚数目少、扩展性高等特点，已成为数模/模数转换器件接口的主流标准。由于单通道DA芯片无法满足高采样、输出多源的要求，常用方法是采用多通道数模DA芯片同步输出信号来提高采样率和增加输出信号源数量。而其同步问题成为制约系统稳定性的重要因素，有两种因素可以引起多片MUXDAC不同步,它们是时钟源不同步和内部MUX时钟分频计数器相位跳变。时钟源不同步可以通过使用高精度时钟驱动，延时可调时钟分频器件和合理的板级布线来解决，跳变则成为DAC同步的主要障碍。实际工作时，上电复位可使分频器件从固定相位开始计数。但由于电磁干扰、温度等原因，数字分频器件很容易产生相位跳动，从而使得多ADC/DAC出现异步现象。多通道DAC同步方法一般是利用DAC的反馈时钟与数据的相关性，通过分析反馈时钟的相位差获取异步相位反馈，然后进行复位或相位补偿实现ADC/DAC新同步。随着反馈时钟频率的不断升高,信号鉴相电路的压力越来越大。当前信号相位检测电路主要分为模拟、模数混合和全数字3种。模拟和模数混合电路往往具有电路复杂，易受温度影响，不灵活等缺点。传统的多通道DA芯片同步设计方法通常都是在可编程器件中做串并转换，再在印制板上做等长设计，以确保输出信号相位相同，对程序的输出数据延时和印制板设计要求较高。采用JESD204B协议进行高速串并转换，可以规避程序设计输出数据延时的调整，减少印制板布线难度等。

发明内容

本发明的目的是针对现有的DAC无法满足高采样和同步多源输出的要求，提出一种硬件结构简单，同步受控能力高，可扩展性强，能够满足高采样多通道DAC采样同步系统。

为达到以上目的，本发明提出了一种多通道DAC采样同步系统，包括：连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，并且FPGA芯片并行连接多通道高速数模转换器DAC，其特征在于：FPGA芯片内置程序软件集成了时钟配置模块、数字信号源生成模块、DAC配置模块和JESD204B配置模块；外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，分别为时钟配置模块、DAC配置模块提供逻辑时钟，为时钟分配芯片提供参考时钟；时钟配置模块对时钟分配芯片多路时钟信号输出完成具体参数配置，为数字信号源生成模块提供逻辑时钟，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；电源供电后，外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，JESD204B配置模块根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。

本发明相比于现有技术具有如下有益效果：