[发明专利]用于提供多相时钟的设备和方法

说明书

公开了用于提供多相时钟的设备和方法。示例设备包含多个时钟电路，每个时钟电路被配置成响应于相应的输入时钟来提供所述多相时钟中的一个多相时钟。所述设备进一步包含第一控制电路和第二控制电路。所述第一控制电路接收所述多相时钟中的第一个多相时钟和提供给所述多个时钟电路的复位信号，并提供第一控制信号以复位所述多个时钟电路中基于所述多相时钟中的所述第一个多相时钟和所述复位信号的时钟电路。所述第二控制电路接收所述控制时钟和所述多相时钟中的第二个多相时钟，并提供第二控制信号以时控所述多个时钟电路中基于所述控制时钟和所述多相时钟中的所述第二个多相时钟的所述时钟电路。

技术领域

本申请涉及半导体存储器，并且更具体地涉及用于提供多相时钟的设备和方法。

背景技术

半导体存储器在很多电子系统中被用于存储稍后时间可以检索到的数据。由于越来越多地要求电子系统更快、计算能力更强并且消耗功率更少，因此一直在不断开发存取更快、存储数据更多且使用功率更少的半导体存储器，以满足变化的需要。

通常通过为半导体存储器提供命令信号、地址信号、时钟信号来控制所述存储器。命令信号可以控制半导体存储器以执行各种存储器操作，例如，从存储器检索数据的读取操作和将数据存储到存储器的写入操作。

关于写入操作，数据可以串行地提供给存储器，即，作为逐位地提供给存储器的数据端的连续数据位。串行数据由存储器内部地解串行，以并行提供数据用于存储在存储器阵列中。对解串行操作的时序由时钟控制，例如，相对于其它多相时钟具有相位关系的多相时钟。

多相时钟可以由内部时钟电路提供。然而，由于存储器的操作条件，内部时钟电路可能经受性能的变化。例如，改变操作条件可以使得内部时钟电路无意地改变多相时钟的时序，如为多相时钟中的一或多个多相时钟提供毛刺(glitch)或时钟电平的意外变化。时钟毛刺可以使得依赖于时钟的电路(例如，用于执行解串行操作的电路)不可预测地且错误地操作。结果，并行提供用于存储到存储器阵列的数据相对于连续提供的数据可能是不准确的。

因此，提供多相时钟的电路可能是期望的，所述电路抵抗时钟电平的意外变化(如时钟毛刺等)。

发明内容

本申请的一个实施例提供了一种设备，其包括：多个时钟电路，每个时钟电路包含输入节点、输出节点、复位节点和控制时钟节点，所述多个时钟电路中的每个时钟电路被配置成基于所述输入节点处的相应的输入在所述输出节点处提供相应的输出时钟，所述多个时钟电路中的第一个时钟电路被配置成在所述输入节点处接收命令；第一控制电路，所述第一控制电路包含第一输入和第二输入以及输出，所述第一控制电路被耦接以在所述第一输入处接收由除了所述多个时钟电路中的最后一个时钟电路之外的所述多个时钟电路中的一个时钟电路提供的第一输出时钟，并且被耦接以在所述第二输入处接收复位信号，所述第一控制电路被配置成基于所述第一输出时钟和所述复位信号向所述多个时钟电路中的所述最后一个时钟电路的所述复位节点提供输出信号；以及第二控制电路，所述第二控制电路包含第一输入和第二输入以及输出，所述第二控制电路被耦接以在所述第一输入处接收控制时钟，并且被耦接以在所述第二输入处接收由所述多个时钟电路中的所述最后一个时钟电路提供的输出时钟，所述第二控制电路被配置成基于所述控制时钟和所述输出时钟向所述多个时钟电路中的所述最后一个时钟电路的所述控制时钟节点提供输出信号。