[发明专利]数字时间转换方法、数字时间转换器以及数字锁相环

说明书

本发明揭示了一种数字时间转换方法、数字时间转换器以及数字锁相环，所述方法包括：利用动态元素匹配DEM技术随机选择所用到的数字时间转换器DTC的温度计编码结构中的延迟单元；在设计数字时间转换器DTC的延迟单元时，设定不同延迟单元的延迟。本发明提出的数字时间转换方法、数字时间转换器以及数字锁相环，可显著降低DTC非线性引入的分数杂散的同时降低面积开销及功耗开销，并且同时降低设计复杂度。

技术领域

本发明属于电子通讯技术领域，涉及一种通讯系统，尤其涉及一种数字时间转换方法、数字时间转换器以及数字锁相环。

背景技术

随着时代进步，通信系统对噪声，杂散的需求越来越高。在经典的模拟锁相环中，分数杂散通常问题不是很大，原因有如下几点。一方面为了更好的抑制SDM(积分差分调制器)引入的高频噪声，模拟锁相环带宽通常被设计在参考频率的几十分之一甚至百分之一以下，另外可以通过选择合适的参考频率，使得锁相环(PLL)输出中的分数杂散频率位于PLL带宽外，从而使得锁相环的环路能够将其抑制十几dB(分贝)甚至几十dB。另一方面，传统模拟锁相环里面分数杂散之所以能够显现出来，是因为pfd(鉴频鉴相器)以及CP(电荷泵)电路的非线性而引入的，然而得益于pfd、CP在时间域上几乎无限精度的特性，分数杂散的能量通常很低，因为从时间域上分析，CP的开关信号的脉宽分辨率无限高，则其CP的开启时间从严格意义上讲永不会重复，从而不会出现明显的开关规律(杂散的本质原因是因为pfd、CP输出电流存在一定的模式，即一定周期重复出现的输出电流)。最后则是pfd、CP的线性度相对能够比较容易做到较好的程度，例如引入偏移电流，引入运算放大器以及跨导放大器以减弱电荷共享、沟道长度调制效应而最终提高pfd、CP的线性度。

随着制造工艺的进步，数字电路由于其易于实现、移植以及面积小的特点，越来越广泛的被应用于锁相环的设计当中，也就是业界所熟知的ADPLL(全数字相位锁定环)。然而锁相环本质上还是一个模拟系统，比如PLL中必不可少的VCO(压控振荡器)，其输出的相位信息是模拟量，从而跟随其后的FBDV(反馈分频器)的输出相位也是模拟量，因此ADPLL中数字电路与模拟电路的通信必然需要相应的接口电路。传统数字域与模拟域之间的通信依赖于ADC(模拟数字转换器)和DAC(数字模拟转换器)，相应的在ADPLL系统中TDC(时间到数字信号转换器)负责将模拟域中的相位信息(与时间信息等效)转化成数字信号，DTC(数字时间转换器)负责将数字信号转换成相位信息。

如图1系统框图所示，DTC被用作补偿SDM产生的量化噪声。理想情况下，SDM产生的量化噪声能够被DTC完全抵消掉，从而将分数分频等效为整数分频，因此大大的改善整个PLL系统的相位噪声性能。可惜在电路实现过程中，非理想因素是不可避免的。类似于传统混合信号系统中的DAC，对于DTC而言，其DNL(微分非线性)和INL(积分非线性)通常被用来衡量其性能的优劣。而DNL与INL在ADPLL中具体影响则为带内噪声以及分数杂散能量的大小。

在国际顶级论文当中有不少阐述如何改善DTC的线性度以降低分数杂散能量的方法。

文献1(ISSCC2016,N.‘A Self-Calibrated 10Mb/s Phase ModulatorWith-37.4dB EVM based on a 10.1–12.4GHz,-246.6dB FoM Fractional-N SubsamplingPLL’)中随机的在DTC的控制字上加上或者减去0.5个VCO周期，使得DTC的控制字在时间呈现出随机性，打散原来控制字中重复出现的控制字模式，以达到降低分数杂散能量的目的。但为配合随机加减0.5个VCO周期的做法，需要引入VCO输出的下降沿，一来显著增加了FBDV的功耗(大概增加25％的电流消耗)，二来同样会由于VCO输出的时钟信号占空比失真的问题而额外引入噪声。