[发明专利]一种基于4管存储结构的存内计算阵列装置有效

专利信息
申请号: 202010748941.9 申请日: 2020-07-30
公开(公告)号: CN111816232B 公开(公告)日: 2023-08-04
发明(设计)人: 乔树山;黄茂森;尚德龙;周玉梅 申请(专利权)人: 中科南京智能技术研究院
主分类号: G11C11/41 分类号: G11C11/41;G11C11/413
代理公司: 北京高沃律师事务所 11569 代理人: 王立普
地址: 211100 江苏省南京市江宁*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 基于 存储 结构 计算 阵列 装置
【权利要求书】:

1.一种基于4管存储结构的存内计算阵列装置,其特征在于,包括:存储阵列模块、行译码模块、列译码模块、输入激活驱动模块和模数转换器输出模块;

所述存储阵列模块的输入端连接输入激活驱动模块,存储阵列模块的输出端通过乘累加位线连接模数转换器输出模块,所述行译码模块用于对所述存储阵列模块中字线进行选取;所述列译码模块用于对所述存储阵列模块中位线及其反信号进行选取;所述输入激活驱动模块用来传输输入激活信号,并使所述激活信号与所述存储阵列模块中所存数据进行乘累加运算;所述模数转换器输出模块用于对乘累加位线的信号进行模数转换;

位单元由4管T1、T2、T3、T4的基本存储结构外加一个电容Cc和两个导通晶体管T5、T6组成,在位单元中,电容Cc由MAC字线MWL/MWLB通过T5、T6晶体管充放电,而T5、T6晶体管由存储的权重选择导通,电荷,一次一列,被放在位线上并按行共享;

二进制乘累加分两步:第一步预充电,MWL(i)、MWLB(i)、MBL(i)同时充电至VRST中间电平,电容两边没有电压电势;第二步充电关闭,输入驱动将激活信号,+1高电平,-1低电平,0保持,传输到MWL(i)或MWLB(i),输入激活与权值同或的结果与MBL在电容两端形成电压差从而在位线MBL上产生电荷积累,MBL通过ADC进行模数转换后输出结果。

2.根据权利要求1所述的基于4管存储结构的存内计算阵列装置,其特征在于,所述存储阵列模块包括多个位单元。

3.根据权利要求2所述的基于4管存储结构的存内计算阵列装置,其特征在于,所述位单元的排布方式为256行*64列。

4.根据权利要求1-3中任一项所述的基于4管存储结构的存内计算阵列装置,其特征在于,所述存储阵列模块中每行位单元的输出端连接一个模数转换器输出模块。

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