[发明专利]大规模矩阵QR分解并行计算系统

说明书

本发明公开的大规模矩阵QR分解并行计算结构涉及数字信号处理领域，旨在提供一种并行逻辑清晰，吞吐率高、延迟低的三级并行计算结构，本发明通过下述技术方案实现：在采用多核处理器芯片构建处理器集群系统和QR分解并行计算结构中，顶层架构将待分解矩阵分割成多个数据分片，通过多核处理器节点间互联的通信网络分发到各级节点，各级节点根据二叉树完整结构依次逐级计算，每级节点并行计算；中层架构进行矩阵分块，沿着对角子阵逐层进行运算；底层架构利用处理器指令集进行多数据并行的矢量计算，完成单核的QR分解和乘法操作。多核处理器集群采用逐层分解的结构实现大规模矩阵的QR并行分解。

技术领域

本发明涉及数字信号处理领域大规模阵列天线信号处理技术，尤其是大规模并行处理器在数值计算领域高性能并行计算大规模多核处理器集群并行结构QR分解方法。

背景技术

在数字信号处理领域，大规模阵列天线信号处理、大规模多输入多输出(MIMO)技术等信号处理算法常涉及协方差矩阵求逆、信道矩阵估计、信道均衡等问题，QR分解在这些方面有着广泛应用。其中，MIMO是无线网络演进的标准。事实上，MIMO技术已经成为许多无线通信标准，如IEEE802.11n、3GPP-LTE等标准中最为关键的技术之一。设计出高效并且关键的QR分解运算单元可以使MIMO系统实现的复杂度降低，从而获得良好的计算性能。协方差矩阵求逆算法是一种最常用的空域干扰抑制算法。但是当干扰功率过大时，采样协方差矩阵为奇异矩阵，矩阵求逆引理失效，从而无法有效生成干扰抑制权值。由于QR分解可以有效改善矩阵条件数，提高数值稳定性，因此利用QR分解算法对采样协方差矩阵求逆可以有效的避免因干扰功率过强而无法获得有效的干扰抑制权值的情况。因此QR分解的计算性能对干扰抑制系统信号处理性能有直接影响。QR分解算法作为数字信号处理的主要工具，在高性能计算领域中扮演着重要的角色，是衡量系统性能的重要指标。矩阵运算是高性能计算中核心问题之一，矩阵分解是提高矩阵运算并行性的重要途径，QR分解是一种重要的矩阵分解形式。根据定义Q为正交矩阵，R为非奇异上三角矩阵(即矩阵R的对角线下面的元素全为0)，其中，当要求R的对角线元素为正时，该分解唯一。

QR分解的实际计算有很多方法，例如Givens旋转、Householder变换，以及Gram-Schmidt正交化等等。每一种方法都有其优点和不足。矩阵的QR分解通常是用Householder变换或Givens旋转或Gram-Schmidt正交化方法来实现的。Householder变换的QR分解算法通过反射操作求得Householder变换矩阵，通过矩阵乘法将对角线以下元素更新为0，这个过程中需要大量的矩阵乘法计算，使算法复杂度加大。Givens旋转的QR分解方法虽然是通过Givens旋转矩阵对矩阵进行更新计算，但是可以将其拆分成行更新，虽然有除法，开方等运算，但是复杂度比Householder要低。由于QR分解运算量巨大，分解过程需要消耗大量的计算时间，成为众多实际应用性能提升的瓶颈。例如，在认知无线电中，QR分解是奇异值分解运算(SVD)中最耗时的计算模块。数据显示，处理QR分解耗费的时间占据整个SVD运算的70％以上。

大规模矩阵QR分解在信号处理、图像处理、计算结构力学等领域有着广泛应用。由于大规模矩阵QR分解算法运算量巨大，算法结构也非常复杂，不利于并行分解，传统方法是在基于X86架构的高性能超级计算平台上实现大规模的QR分解。这种基于分布式计算平台的大规模QR分解，任务分配、数据同步等问题导致通信时间较长，不能满足ms级的实时处理要求。近年来，有很多中小规模的矩阵QR分解采用FPGA设计实现，硬件结构通常采用systolic阵列实现，并行性能良好，实时性高，但面对矩阵规模急剧增加，受限于FPGA芯片的面积和功耗限制，基于FPGA实现的QR分解不能满足大规模矩阵QR分解高吞吐率的要求，而且开发周期长。