[发明专利]带反馈校正的冗余结构

权利要求书

1.一种带反馈校正的冗余结构，其特征在于，包括：

冗余模块，所述冗余模块包括多条冗余路径，各条冗余路径上均设置有一待加固单元，所述待加固单元包括组合逻辑单元和数据存储单元；所述冗余模块用于获得相应待加固单元的冗余输出信号，并对全部所述冗余输出信号进行多数表决以得到加固输出信号；所述冗余模块包括多数表决单元以及设置于各条所述冗余路径的组合逻辑单元、选择单元和数据存储单元；冗余结构输入信号从所述组合逻辑单元的输入端输入，所述组合逻辑单元的输出端与所述选择单元的一个输入端相连接，所述选择单元的另一个输入端与所述多数表决单元的输出端相连接，所述选择单元的控制端与所述反馈刷新模块的相应的输出端连接，以获得对应的反馈信号，所述选择单元的输出端与所述数据存储单元的一个输入端连接，各个所述数据存储单元的输出端与所述多数表决单元及所述反馈刷新模块相应的输入端连接；在所述反馈信号表征异常时，所述选择单元向所述数据存储单元输出所述加固输出信号；以及

反馈刷新模块，所述反馈刷新模块接收各个所述冗余输出信号，进行检测后向各条所述冗余路径输出相应的反馈信号，当所述反馈信号表征异常时，表示相应冗余路径输出信号出错；

其中，所述冗余模块将与表征异常的所述反馈信号所对应的冗余路径的输出信号重置为所述加固输出信号。

2.如权利要求1所述的冗余结构，其特征在于，所述冗余模块为三模冗余模块，所述冗余模块利用三条冗余路径分别获得相应待加固单元的冗余输出信号。

3.如权利要求2所述的冗余结构，其特征在于，所述多数表决单元为满足第一逻辑关系Q＝Q0·Q1+Q0·Q2+Q1·Q2的电路结构，其中，Q为多数表决单元的输出信号，Q0、Q1和Q2为三条冗余路径的冗余输出信号。

4.如权利要求3所述的冗余结构，其特征在于，所述多数表决单元包括三个二输入与门和一个三输入或门，各个所述二输入与门的输入端分别接入两路所述冗余输出信号，且任意两个所述二输入与门接入的所述冗余输出信号不完全相同，各个所述二输入与门的输出端分别连接所述三输入或门的一个输入端，所述三输入或门的输出端输出所述加固输出信号。

5.如权利要求2所述的冗余结构，其特征在于，所述反馈刷新模块包括多个少数表决单元，所述少数表决单元为满足第二逻辑关系的电路结构，其中，P0为所述少数表决单元的输出信号，Q0、Q1和Q2为三条冗余路径的冗余输出信号，且Q0为所述少数表决单元中的主路径输入信号，Q1和Q2为所述少数表决器中的从路径输入信号。

6.如权利要求5所述的冗余结构，其特征在于，所述少数表决单元的输入端接入全部所述冗余输出信号，且各个所述少数表决单元的输出端与一所述冗余路径内的选择单元的控制端连接；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为少数时，所述少数表决单元输出的反馈信号为高电平；当所述少数表决单元检测到与其输出端连接的冗余路径的冗余输出信号在三路冗余输出信号中为多数时，所述少数表决单元输出的反馈信号为低电平。

7.如权利要求5所述的冗余结构，其特征在于，所述少数表决单元包括两个三输入与门和一个二输入或门，各个所述三输入与门的输入端接入三路所述冗余输出信号，各个所述三输入与门的输出端分别连接所述二输入或门的一个输入端，所述二输入或门的输出端输出所述反馈信号。

8.如权利要求1所述的冗余结构，其特征在于，所述数据存储单元为触发器；所述触发器的一个输入端与所述选择单元的输出端连接，另一个输入端连接时序控制信号。

9.如权利要求8所述的冗余结构，其特征在于，各个所述触发器连接同一时序控制信号。