[发明专利]静电放电阻隔电路

说明书

本发明提供一种静电放电阻隔电路，包括一内部电路、一肖特基二极管以及一静电放电释放元件。肖特基二极管耦接于一特定节点与内部电路之间。静电放电释放元件耦接于特定节点与一电源端之间。当一静电放电事件发生于特定节点时，静电放电释放元件导通，用以将一静电放电电流由特定节点释放至电源端。本发明可以保护集成电路。

技术领域

本发明是有关于一种静电放电阻隔电路，特别是有关于一种具有静电放电释放元件的静电放电阻隔电路。

背景技术

集成电路的静电放电(electrostatic discharge；ESD)事件，指的是具有高电压的静电电荷，通过集成电路芯片的释放过程。虽然如此的静电电荷量通常不多，但是，因为高电压的原因，其释放的瞬间能量也相当的可观，如果没有善加处理，往往会造成集成电路的烧毁。

因此，ESD已经是半导体产品中重要的可靠度考虑之一。比较为一般人熟悉的ESD测试有两种，人体放电模式(human body model，HBM)以及机器放电模式(machine model，MM)。一般商业用的集成电路都必须具备一定程度的HBM以及MM的耐受度，才可以贩售，否则，集成电路非常容易因为偶然的ESD事件而损毁。也因此，如何制造一个有效率的ESD防护装置/元件，来保护集成电路，也是业界一直不断探讨与研究的课题。

发明内容

本发明提供一种静电放电阻隔电路，包括一内部电路、一肖特基二极管以及一静电放电释放元件。肖特基二极管耦接于一特定节点与内部电路之间。静电放电释放元件耦接于特定节点与一电源端之间。当一静电放电事件发生于特定节点时，静电放电释放元件导通，用以将一静电放电电流由特定节点释放至电源端。

本发明可以保护集成电路。

附图说明

图1为本发明的静电放电阻隔电路的架构示意图。

图2为本发明的静电放电阻隔电路的一可能实施例。

图3为本发明的静电放电阻隔电路的另一实施例。

图4为本发明的静电放电阻隔电路的另一实施例。

图5为本发明的静电放电阻隔电路的另一实施例。

附图标号

100：静电放电阻隔电路

110：内部电路

120,411,511：肖特基二极管

130：静电放电释放元件

PT_-1,PT₂：电源端

ND：特定节点

VPP₁,VPP₂：电压

VDD,VSS：操作电压

211：存取电路

212：存储阵列

313,414,514：P型晶体管

312：双极晶体管

413：输出级

513：输入级

311,314,315,412,415,512,515：N型晶体管

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。