[发明专利]多功能厄密对称矩阵求逆IP核的实现方法

说明书

本发明提出的一种多功能厄密对称矩阵求逆IP核的实现方法，旨在提供一种高性能、低延时、资源可复用、阶数可配置，的求逆IP核的实现方法。本发明通过下述技术方案予以实现：基于FPGA的矩阵求逆IP核，矩阵分解/求逆FPGA处理模块将一系列多功能乘加缩放单元MA与FIFO级联构成求解IP核的复乘主通道，下三角矩阵L输入数据通过输入接口1流入作为辅助通道，在求解IP核中，矩阵分解/求逆FPGA处理模块将作为厄密对称矩阵的待分解矩阵A、目标矩阵B数据流从输入接口2流入IP核复乘主通道，下三角矩阵L输入数据依次通过辅助通道上的FIFO数据缓存器，FIFO通过延迟抽头模块分为两路，直达MA₀，输出分解结果。

技术领域

本发明涉及一种广泛应用于各类电路计算中的矩阵运算，具体涉及的应用领域主要包括但不限于阵列信号处理、测控、以及人工智能领域的求解对称或厄密对称正定矩阵逆矩阵问题的方法，或求解具有上(下)三角矩阵形式的方程问题的方法。

背景技术

矩阵运算的硬件实现能够充分发挥硬件的速度和并行性。其中矩阵求逆是矩阵运算中重要的运算，密集型的矩阵运算在信号处理和图像处理中被广泛应用，而且往往需要系统进行实时运算，这就需要系统具有很高的吞吐率。大部分的操作都要求实时完成，这样对于算法的实现速度就有很高的要求。在矩阵运算中，涉及大量乘累加操作，由此带来的“位增长”率使每一级运算的最大值可能会逐级加倍。因此如果不精心地规划设计，这些值就会溢出，结果会因为精度不够而无法使用。矩阵运算如矩阵分解、矩阵求逆等，在简化和解决很多问题上是关键环节。例如在雷达成像和阵列信号处理算法中，很多要求计算权系数的地方都要用到矩阵求逆。但由于矩阵求逆算法的复杂性等原因，大多数情况下使用一些迭代的算法，如最小均方算法、最小二乘法来求近似的权系数，这样在运算精度上不够高，收敛速度不够快。阵列信号处理领域，许多技术与算法都需要使用矩阵分解法、矩阵求逆等一系列的非规则运算方式，其典型的信号处理的方法包括数字波束形成(DBF)技术和波达方向估计(DOA)技术等。矩阵分解法把矩阵分解为较简单的一些矩阵的乘积，如三角矩阵或酉矩阵这种具有某种特性，较容易得到逆矩阵的特殊矩阵，对分解得到的矩阵求逆后相乘，得到原矩阵的逆矩阵。若将矩阵A作三角分解成两个三角矩阵，即A＝LU，则A^-1＝U^-1L^-1A^-1＝U^-1L^-1。上述各种矩阵求逆的方法中，伴随矩阵法中需要求大量的行列式，每个行列式都几乎要计算到所有的矩阵元素，计算量大，对存储空间的需求也较大；初等变换法需要增加矩阵的阶数、且涉及复杂的矩阵变换操作，不利于硬件实现；对称或厄密对称正定矩阵求逆是许多工程应用中不可或缺的过程之一，如最小二乘法，维纳滤波，数字波束合成DBF等方法都会涉及到对称或厄密对称正定矩阵求逆问题。因而，如何高速并行的完成对称或厄密对称矩阵求逆数值运算，尤其是在嵌入式平台(数字信号处理器DPS，现场可编程门阵列FPGA，专用集成电路ASIC、高性能并行计算平台(GPUs)上实现该运算，一直是许多算法工程师的研究重点之一。一般来说实现矩阵运算的方法可以有以下几种：在通用处理器(GPP)上实现；用微控制器(MCU)实现；在通用数字信号处理器(DsP)上实现：用专用芯片(AsIC或FPGA)实现。在通用的计算机上选择一种语言来编制算法的软件包实现，这种方法由于通用计算机在体系结构上采用冯诺依曼结构，缺乏专用的硬件乘法器、循环条件判断等硬件支持，执行速度太慢，不适用于实时系统，而多用于事后处理和仿真研究工作。微控制器MCU又称单片机，将计算机的CPu、RAM、ROM、定时器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。其接口性能好，易于实现人机接口，各种应用程序也很成熟。但由于其结构不是专门为复杂运算设计的，尤其是乘法速度慢，因此只能用于一些不太复杂的处理，如数字控制等。采用DSP实现算法的方法可移植性和灵活性较好，并且DSP有定点处理器和浮点处理器，在应用中浮点DSP能满足大动态范围的要求。然而DSP实现的方法在运算效率、执行速度等方面有时还不能完全满足工程的需要，特别是对于大量复杂运算的实时应用方面。而采用FPGA实现方法，有执行效率好、速度快、集成度高等很多优点。鉴于FPGA的速度优势目前阵列信号抗干扰处理算法多采用基于FPGA的Cholesky矩阵分解模块实现。对常用阵列信号抗干扰系统的实现,可适用于3～8阶正定Hermitian矩阵的求逆,目前,传统的矩阵求逆算法多用处理器串行计算来实现,严重制约着计算速度的提高。随着大规模数字阵列以及大规模MIMO技术在5G、数字相控阵雷达、接收机等民用与军事领域的不断发展，阵列规模也由4x,8x逐渐增长到64x甚至256x，传统的单模块串行处理模式已经不能满足日益增长的大规模矩阵运算需求。