[发明专利]堆叠式光接收传感器和电子装置

说明书

为了在芯片内进行更高级的处理，根据实施例的堆叠式光接收传感器设有：第一基板(100/300)，形成第一层；第二基板(120/320)，接合第一基板并形成第二层；第三基板(140/340)，接合第二基板并形成第三层；像素阵列单元(101)，设有以矩阵二维布置的多个单位像素；模拟电路(201)，从像素阵列单元读取像素信号；逻辑电路(202)，连接到模拟电路并且输出像素信号；存储器(15)，存储神经网络计算模型；处理单元(14)，对基于像素信号的数据进行基于神经网络计算模型的处理；以及输出单元(16)，将至少基于神经网络计算模型的处理结果输出到外部。像素阵列单元设置在第一层上，模拟电路设置在第一层至第三层中的任一个或多个上。逻辑电路、处理单元以及存储器设置在第二层和第三层中的任一个或多个上。

技术领域

本公开涉及堆叠式光接收传感器和电子装置。

背景技术

作为获取静止图像和运动图像的成像装置，传统上存在以诸如传感器芯片、存储器芯片和DSP(数字信号处理器)芯片等芯片通过多个凸块并联连接的方式配置的平置型图像传感器。

此外，考虑到成像装置的小型化，近来提出了一种具有堆叠多个管芯(die，裸片)的堆叠式结构的单芯片图像传感器。

[引用列表]

[专利文献]

[PTL 1]

PCT专利公开第WO2018/051809号

[PTL 2]

JP 2017-139497 A

发明内容

[技术问题]

另一方面，从图像处理的多样化和加速、个人信息的保护等视角来看，期望在图像传感器芯片内执行更高级的处理。

因此，本公开提出了能够在芯片内执行更高级的处理的堆叠式光接收传感器和电子装置。

[问题的解决方案]

为了解决该问题，根据本公开的一个实施例的堆叠式光接收传感器包括第一基板，其形成第一层；第二基板，其与第一基板接合并且形成第二层；第三基板，其与第二基板接合并且形成第三层；像素阵列部，其包括以矩阵二维布置的多个单位像素；模拟电路，其从像素阵列部读取像素信号；逻辑电路，其连接到模拟电路并且输出像素信号；存储器，在其中存储神经网络计算模型；处理部，其基于神经网络计算模型，对基于像素信号的数据执行处理；以及输出部，其将至少基于神经网络计算模型的处理结果输出到外部。像素阵列部设置在第一层上。模拟电路设置在第一层至第三层中的任何一个或多个上。逻辑电路、处理部以及存储器设置在第二层和第三层中的任何一个或多个上。

(作用)根据本公开实施例的堆叠式光接收传感器，可以在芯片内执行更高级的处理，这是因为在堆叠式光接收传感器的芯片内设有基于神经网络计算模型执行处理的处理部。

附图说明

[图1]是描绘根据第一实施例的用作电子装置的成像装置的示意性配置的示例的框图。

[图2]是描绘根据第一实施例的图像传感器的芯片配置的示例的示意图。

[图3]是根据第一实施例的第一布局图(floor map)示例的说明图。

[图4]是描绘根据第一实施例的第一布局图示例的第一基板的布局图示例的顶视图。

[图5]是描绘根据第一实施例的第一布局图示例的第二基板的布局图示例的顶视图。

[图6]是描绘根据第一实施例的第一布局图示例的第三基板的布局图示例的顶视图。

[图7]是根据第一实施例的第二布局图示例的说明图。