[发明专利]低功率触发器电路

说明书

本文描述了用于触发器电路的方面。作为示例，这些方面可以包括传输门、传输门反相器、泄漏补偿单元和反相器。传输门可以耦合在触发器数据输入端子和第一节点之间。传输门反相器和反相器可以按顺序连接在第一节点和触发器数据输出端子之间。泄漏补偿单元可以连接在第一节点和触发器数据输出端子之间、与传输门反相器和反相器并联。

背景技术

触发器可以指存储“高”值(电压高或逻辑为1)或“低”值(电压低或逻辑为0)的顺序电路。触发器可以存储取决于一个或多个输入信号的值的下一个值。通常，触发器可以包括数据、时钟、置位和/或复位输入信号。

数据(通常用“D”表示)输入信号典型地在接收到给定时钟沿时被记时到触发器中。置位(通常用“S”表示)和复位(通常用“R”表示)输入信号一般不被记时，这意味着当置位和复位信号变为活跃(例如，走高)时，存储的值立即改变，而不等待时钟沿的到来。触发器通常是主从锁存器结构。在逻辑高或逻辑低相位(非边沿)期间，每个锁存器是活跃的(透明的(transparent))。在上升(触发)沿，主锁存器将锁存输入并储存数据值，从锁存器将变为活跃(透明的)并将值传递给输出。假设用于主锁存器的活跃相位为0，那么在下降沿，主锁存器将变为活跃(透明的)以接收下一个值，且从锁存器将锁存主锁存器锁存的内容，以继续输出储存在主锁存器中的值。所以输出将仅在各触发沿改变。活跃置位信号强制将存储的值(通常用“Q”表示)设为高，而不管先前存储的值。活跃复位信号强制将存储的值设为低，而不管先前存储的值。在置位/复位触发器(即具有置位和复位输入信号二者的触发器)中，置位和复位信号典型地受到限制，使得在任意给定时间处其中的至多一个可以是活跃的。由于触发器是现代数字设计的基本组成部分，因此始终需要将其功耗和面积最小化。提出一种触发器设计，该触发器设计与传统设计相比将减少其功耗和面积。

发明内容

下面呈现了一个或多个方面的简化概述，以提供对这些方面的基本理解。该概述不是对所有设想的方面的广泛概览，且既不旨在识别所有方面的关键或重要的元素，也不旨在描绘任意或所有方面的范围。其唯一的目的是以简化的形式呈现一个或多个方面的一些概念，以作为之后呈现的更加详尽的描述的序言。

本公开呈现了触发器电路的示例。示例触发器电路可以包括触发器数据输入端子和触发器数据输出端子。示例触发器电路可以进一步包括时钟端子，该时钟端子提供第一时钟信号和第二时钟信号，其中，第二时钟信号是第一时钟信号的反相。此外，示例触发器电路可以包括传输门，该传输门耦合在触发器数据输入端子和第一节点之间。传输门可以包括第一P沟道门极端子和第一N沟道门极端子。第一P沟道门极端子和第一N沟道门极端子可以分别连接至第一时钟信号和第二时钟信号。

示例触发器电路可以进一步包括传输门反相器，该传输门反相器耦合在第一节点和第二节点之间。传输门反相器可以包括第一P沟道晶体管、第二P沟道晶体管、第一N沟道晶体管和第二N沟道晶体管。第一P沟道晶体管和第二N沟道晶体管可以连接至第一节点。第二P沟道晶体管可以连接至第二时钟信号，并且第一N沟道晶体管可以连接至第一时钟信号。

示例触发器电路可以进一步包括反相器，该反相器连接在第二节点和触发器数据输出端子之间。

更进一步，示例触发器电路可以包括一个或多个泄漏补偿单元，该一个或多个泄漏补偿单元耦合在第一节点和触发器数据输出端子之间。泄漏补偿单元中的每一个可以包括第三P沟道晶体管和第三N沟道晶体管。

为了实现前述和相关目的，一个或多个方面包括了在权利要求中充分描述并特别指出之后的本文中的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征只指示了各个方面的原理可以被运用的、各个方面中的几种，且该描述旨在包括所有这些方面及其等同物。

附图说明

下文将结合附图描述已公开的方面，这些附图提供为只是示出而不是限制已公开的方面，其中，类似的符号表示类似的元件，并且：

图1是示出传统触发器电路的框图；