[实用新型]一种DDRPHY延迟电路结构

说明书

本实用新型公开了一种DDRPHY延迟电路结构，包括输入端口，与所述输入端口连接的延迟结构，及与所述延迟结构连接的输出端口；所述延迟结构包括与所述输入端口和输出端口连接的延迟单元，所述输入端口，输出端口与延迟单元之间均设有一个或一个以上的反向器。本实用新型在延迟结构中使用反向器，使得信号不会朝着一个方向偏移，提供相应延迟的同时，解决了时钟偏斜，保证信号的占空比在50％，更好地满足需求。

技术领域

本实用新型涉及DDRPHY延迟技术领域，更具体地说是指一种DDRPHY延迟电路结构。

背景技术

随着科学技术的发展，社会的进步，DDR应用越来越广泛，芯片内部DDRPHY因为要支持外部各种DDR颗粒，例如同时支持DDR3，DDR4，LPDDR3等高速颗粒。大线宽工艺中的延迟单元随着工艺进入40nm和28nm，延迟单元的延迟变小，会出现时钟偏斜，不能满足需求。

实用新型内容

本实用新型的目的在于克服现有技术的缺陷，提供一种DDRPHY延迟电路结构。

为实现上述目的，本实用新型采用以下技术方案：

一种DDRPHY延迟电路结构，包括输入端口，与所述输入端口连接的延迟结构，及与所述延迟结构连接的输出端口；所述延迟结构包括与所述输入端口和输出端口连接的延迟单元，所述输入端口，输出端口与延迟单元之间均设有一个或一个以上的反向器。

其进一步技术方案为：所述反向器的数量为2个。

其进一步技术方案为：所述延迟结构的数量为一个或一个以上；相邻的所述延迟结构，所述延迟单元与所述反向器连接。

本实用新型与现有技术相比的有益效果是：在延迟结构中使用反向器，使得信号不会朝着一个方向偏移，提供相应延迟的同时，解决了时钟偏斜，保证信号的占空比在50％，更好地满足需求。

上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型技术手段，而可依照说明书的内容予以实施，并且为了让本实用新型的上述和其他目的、特征及优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1为现有技术的延迟单元示意图；

图2为现有技术的若干个延迟单元组合使用的示意图；

图3为本实用新型一种DDRPHY延迟电路结构的示意图；

图4为本实用新型若干个延迟结构组合使用的示意图。

具体实施方式

为了更充分理解本实用新型的技术内容，下面结合具体实施例对本实用新型的技术方案进一步介绍和说明，但不局限于此。

如图1至图4所示的具体实施例，其中，如图1至图2所示的现有技术，在大线宽工艺时采用的延迟单元，在小线宽时不能锁定时钟周期；常用做法基本都会在输入端口加入N个(N为自然数)输入缓冲器来增加单个延迟单元的延迟；但是对于一条延迟链含有大于100个的延迟单元，信号经过多个延迟单元后，会出现时钟偏斜，最终信号输出的时不再是50％的占空比，无法满足需求。

其中，如图3至图4所示，本实用新型公开了一种DDRPHY延迟电路结构，包括输入端口，与所述输入端口连接的延迟结构，及与所述延迟结构连接的输出端口；所述延迟结构包括与所述输入端口和输出端口连接的延迟单元，所述输入端口，输出端口与延迟单元之间均设有一个或一个以上的反向器。

其中，在本实施例中，所述反向器的数量为2个，对原信号起到了整型和平衡信号延时的作用。

其中，所述延迟结构的数量为一个或一个以上；相邻的所述延迟结构，所述延迟单元与所述反向器连接，使得信号不会朝着一个方向偏移，提供相应延迟的同时，保证信号的占空比在50％。