[发明专利]一种全差分静态逻辑超高速D触发器

说明书

本发明公开了集成电路设计技术领域的一种全差分静态逻辑超高速D触发器，包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块，本发明电路的仿真平台与传统家头相比，电路由smic40nm工艺实现，实现了触发器可以在超高频率下依然可以正常运行，电路在速度上得到了大大的提高。

技术领域

本发明涉及集成电路设计技术领域，具体为一种全差分静态逻辑超高速D触发器。

背景技术

传统的触发器都是只有一个时钟端、一个信号输入端，一个复位端，一个输出端。如图1所示。它是由三个反相器和两个传输门构成。当脉冲输入端ckn为高的时候，下面的传输门导通，因而该触发器是透明的，及输入d被复制到输出q上。在这一阶段，反馈环路断开，因为上面的传输门是断开的。因此晶体管的尺寸对于实现正确功能并不重要。但从功率的角度来看，时钟驱动的晶体管数目是一个重要的衡量指标，因为时钟的活动系数为1。从这一个角度来看，该触发器的效率不高，将该电路结构用smic40nm工艺来实现，参数均按照最小L和W。再带上FO4负载进行频率仿真，当频率是4G的时候仿真的输出波形与5G对比可以看出，当频率跑到5G的时候，波形已经出现严重的错误，低电平时候的波形已经几乎消失，也就是说这样的一个传统结构频率只能实现4G频率，速度很有限。

现有的触发器装置的主要不足为输出波跳动频率太低，速度太慢，不便于实现让触发器可以在超高频率下依然可以正常运行。

基于此，本发明设计了一种全差分静态逻辑超高速D触发器，以解决上述问题。

发明内容

本发明的目的在于提供一种全差分静态逻辑超高速D触发器，以解决上述背景技术中提出的现有的主题名称+技术问题的问题。

为实现上述目的，本发明提供如下技术方案：一种全差分静态逻辑超高速D触发器，包括对应设置的dip差分信号输入模块和ckop差分信号输出模块以及对应设置的din差分信号输入模块和ckon差分信号输出模块，所述dip差分信号输入模块和ckop差分信号输出模块的连接端以及din差分信号输入模块和ckon差分信号输出模块的连接端均依次连接有传送门模块、第一反向器模块和第二反向器模块，所述传送门模块上连接有差分时钟信号模块；

所述dip差分信号输入模块和din差分信号输入模块，用于信号的输入；

所述差分时钟信号模块，用于控制所述dip差分信号输入模块或din差分信号输入模块的信号输入；

所述传送门模块，用于将输入信号传送至第一节点；

所述第一反向器模块，用于将传送信号传送给第二节点；

所述第二反向器模块，用于将所述传送门模块获得的信号传送至ckop差分信号输出模块或ckon差分信号输出模块；

所述ckop差分信号输出模块和ckon差分信号输出模块，用于输出来自第二节点的整形波形信号。

优选的，所述差分时钟信号模块包括相互对应设置的ckn差分时钟信号模块和ckp差分时钟信号模块。

优选的，所述ckn差分时钟信号模块和ckp差分时钟信号模块均为电平触发，且所述ckn差分时钟信号模块和ckp差分时钟信号模块互为高低电平。

优选的，所述dip差分信号输入模块和din差分信号输入模块的信号频率均为ckn差分时钟信号模块和ckp差分时钟信号模块信号频率的一半。