[发明专利]数据处理器、方法、装置及芯片

说明书

本申请提供一种数据处理器、方法、装置及芯片，数据处理器包括改进CSD编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路；所述第一压缩电路和所述第二压缩电路均包括4‑2压缩器，所述4‑2压缩器包括选择电路以及全加器，其中，所述改进CSD编码电路、所述第一部分积获取电路、所述第二部分积获取电路、所述第一压缩电路以及所述第二压缩电路均包括逻辑门单元；该数据处理器不仅能够实现乘法运算还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算实现乘累加运算，仅通过一次运算过程就可以直接实现乘法运算或乘累加运算，从而降低了数据处理器的功耗。

技术领域

本申请涉及计算机技术领域，特别是涉及一种数据处理器、方法、装置及芯片。

背景技术

随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能数据处理器的要求也越来越高，其中，数据处理器为乘法器、加法器或乘累加器。神经网络算法作为智能芯片广泛应用的算法之一，通过乘累加器进行乘累加运算在神经网络算法中是一种常见的操作。

通常，数据处理器是采用多个相同输入数据位宽或不同数据位宽的乘法器先进行并行乘法运算，得到多个乘法运算结果，再通过加法器对多个乘法运算结果进行累加运算，得到目标乘累加结果。但是，现有的数据处理器仅能够对相同位宽的数据进行乘累加运算，降低了数据处理器的通用性。另外，现有技术中对多个乘法运算结果还需要单独进行一次累加运算才能实现乘累加操作，从而增大了数据处理器的功耗。

发明内容

基于此，有必要针对上述技术问题，提供了一种低功耗且通用性较高的数据处理器、方法、装置及芯片。

一种数据处理器，所述数据处理器包括：改进正则有符号数CSD编码电路、第一部分积获取电路、第二部分积获取电路、第一压缩电路以及第二压缩电路；所述第一压缩电路和所述第二压缩电路均包括4-2压缩器，所述4-2压缩器包括选择电路以及全加器，所述改进CSD编码电路的输出端与所述第一部分积获取电路的第一输入端连接，所述第一部分积获取电路的输出端与所述第一压缩电路的第一输入端连接，所述改进CSD编码电路的输出端还与所述第二部分积获取电路的第一输入端连接，所述第二部分积获取电路的输出端与所述第二压缩电路的第一输入端连接；

其中，所述所述第一部分积获取电路、所述第二部分积获取电路、所述第一压缩电路以及所述第二压缩电路均包括逻辑门单元；所述改进CSD编码电路用于对接收到的第一数据进行正则有符号数编码处理得到目标编码，并根据接收到的功能模式选择信号，确定是否将所有目标编码输入至所述第一部分积获取电路和/或第二部分积获取电路，所述第一部分积获取电路用于根据接收到的第二数据和所述目标编码，得到第一符号位扩展后的部分积，所述第二部分积获取电路用于根据接收到的所述第二数据和所述目标编码，得到第二符号位扩展后的部分积，所述第一压缩电路用于对所述第一符号位扩展后的部分积进行累加处理得到第一目标运算结果，所述第二压缩电路用于对所述第二符号位扩展后的部分积进行累加处理得到第二目标运算结果。

在其中一个实施例中，所述逻辑门单元的输入端用于接收接收功能模式选择信号；所述改进CSD编码电路中包括第一输入端，用于接收功能模式选择信号；所述第一部分积获取电路和所述第二部分积获取电路中均包括第二输入端，用于接收所述功能模式选择信号；所述第一压缩电路和所述第二压缩电路中均包括第二输入端，用于接收所述功能模式选择信号；其中，所述功能模式选择信号用于确定所述数据处理器当前可处理的对应数据运算模式。

在其中一个实施例中，所述数据处理器中的改进CSD编码电路包括：数据输入端口、第一模式选择信号输入端口、目标编码输出端口以及数据输出端口；所述数据输入端口用于接收所述第一数据和所述第二数据，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述目标编码输出端口用于输出所述改进CSD编码电路对所述第一数据进行正则有符号数编码处理后，得到的第一目标编码和第二目标编码。