[发明专利]通过平衡格雷编码的多阶段编程的系统和方法

说明书

本发明题为“通过平衡格雷编码的多阶段编程”。公开了用于提供通过平衡格雷编码的多阶段编程的系统和方法。一种方法包括在第一阶段中以第一级单元模式将数据的第一部分编程到闪存存储器的存储器单元中。该方法还包括在高速缓存中保留数据的至少一个子集。该方法还包括至少从高速缓存重新生成数据，其中重新生成的数据包括数据的第二部分。该方法还包括在第二阶段中基于从第一级单元模式到第二级单元模式的映射以第二级单元模式对重新生成的数据进行编程。该映射将第一级单元模式中的每个状态分布映射到第二级单元模式中的至少两个非相邻状态分布，并且该第一级单元模式中的每个状态分布的宽度可以变窄。

背景技术

对高容量存储设备的不断增长的需求已经催生了使用多级与非(NAND)闪存存储器单元，其包括多级单元(MLC，每个单元2位)、三级单元(TLC，每个单元3位)、四级单元(QLC，每个单元4位)和更高容量。随着存储器单元中存储的位数增加，可靠数据编程所需的精确级别也随之变得更严格。用于对多级单元进行精确编程的现有方法可能需要附加的硬件资源，这增加存储设备的复杂性和成本并且同时减小用于其他生产用途的可用空间。因此，需要一种对多级单元进行编程的更高效方法。

背景技术部分中提供的描述不应仅因为它在背景技术部分中被提及或与背景技术部分相关联而被认为是现有技术。背景技术部分可包括描述主题技术的一个或多个方面的信息，并且该部分中的描述不限制本发明。

附图说明

将参考附图进行详细描述：

图1A示出了用于以模糊-精细模式对QLC存储器单元进行编程的示例性系统。

图1B示出了在模糊阶段和精细阶段中进行编程之后的QLC存储器单元的示例性程序分布。

图1C示出了用于以模糊-精细模式对QLC存储器单元进行编程的示例性平衡格雷编码。

图1D和图1E示出了在使用图1F的不平衡2级格雷嵌套的以MLC模式的第一编程阶段以及以QLC模式的第二编程阶段之后的程序分布的示例。

图1F示出了用于多阶段编程的示例性不平衡2级格雷嵌套。

图2A示出了用于QLC存储器单元的多阶段编程的示例性系统。

图2B示出了用于模糊-精细模式编程或多阶段编程的示例性交错字线编程进行过程。

图3A和图3B示出了在使用图3C的2级格雷嵌套的以MLC模式的第一编程阶段以及以QLC模式的第二编程阶段之后的程序分布的示例。

图3C示出了用于多阶段编程的示例性2级格雷嵌套。

图4是示出用于使用平衡格雷编码的多阶段编程的示例性过程的流程图。

图5是示出示例性数据存储系统的部件的框图。

具体实施方式

下面阐述的详细描述旨在作为本主题技术的各种配置的描述，而不旨在表示可实践本主题技术的唯一配置。附图结合到本文中并构成详细描述的一部分。详细描述包括具体细节，其目的是提供对本主题技术的透彻理解。然而，可以在没有这些具体细节的情况下实践本主题技术。在一些情况下，结构和部件以框图的形式示出，以便避免模糊本主题技术的概念。为了便于理解，相同的元件标有相同的元件符号。

本描述整体涉及数据存储系统和方法，并且更具体地讲，涉及例如但不限于提供使用平衡格雷码的多阶段编程。由于硬件限制和物理限制以及其他因素，因此存储器单元通常被编程为有限电压范围，诸如约6.2V。对于每个单元具有许多位的多级单元，对应的许多分布需要被编程。例如，当包括擦除状态时，QLC存储器单元被编程为对应于2⁴个可能状态的16个分布以用于在有限电压范围(诸如6.2V)内存储4位数据。在单轮编程中精确地对这些分布进行编程可能不是可行的。