[发明专利]NAND装置混合奇偶校验管理

说明书

本文描述了用于NAND装置混合奇偶校验管理的装置和技术。接收对应于第一数据段的第一部分数据以及第二数据段的第二部分数据—分别关于NAND装置的结构进行定义。使用所述第一部分数据和所述第二部分数据计算奇偶校验值，并且然后存储所述奇偶校验值以用于纠错操作。

技术领域

本申请涉及存储器装置并且更具体地说涉及NAND装置混合奇偶校验管理。

背景技术

存储器装置通常被设置为计算机或其它电子装置中的内部半导体集成电路。有多种不同类型的存储器，包含易失性存储器和非易失性存储器。

易失性存储器需要电力来维持其数据并且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器在断电时可以保留存储的数据并且包含闪存、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、或磁阻式随机存取存储器(MRAM)等。

闪存作为非易失性存储器被用于广泛范围的电子应用。闪存装置通常包含可以考虑到高存储器密度、高可靠性和低功耗的一或多组单晶体管、浮栅或电荷捕获存储器单元。

两种常见类型的闪存阵列架构包含NAND架构和NOR架构，以各自的基本存储器单元配置被布置成的逻辑形式命名。存储器阵列中的存储器单元通常布置成矩阵。在一个实例中，阵列的行中的每个浮栅存储器单元的栅极耦合到接入线(例如字线)。在NOR架构中，阵列的列中的每个存储器单元的漏极耦合到数据线(例如位线)。在NAND架构中，阵列的串中的每个存储器单元的漏极以源极-漏极的方式共同串联耦合在源极线与位线之间。

NOR架构半导体存储器阵列和NAND架构半导体存储器阵列均通过解码器进行访问，所述解码器通过选择耦合到特定存储器单元的栅极的字线来激活所述特定存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，所选存储器单元就将其数据值置于位线上，从而使不同的电流根据特定单元被编程的状态来流动。在NAND架构半导体存储器阵列中，向漏极侧选择栅极(SGD)线施加高偏置电压。以指定的通过电压(例如V_通过)驱动耦合到每组中的未选存储器单元的栅极的字线，以将每组中的未选存储器单元作为传输晶体管进行操作(例如以不受其存储的数据值限制的方式传递电流)。然后，仅受到每组中的选定存储器单元的限制，电流通过每个串联耦合组从源极线流向位线，从而将选定存储器单元的当前编码数据值置于位线上。

NOR架构半导体存储器阵列或NAND架构半导体存储器阵列中的每个闪存单元可以单独或共同编程到一或多个编程状态。例如，单层单元(SLC)可以表示两个编程状态中的一个(例如1或0)，从而表示一位数据。

然而，闪存单元也可以表示多于两个编程状态中的一个，从而允许在不增加存储器单元数量的情况下制造更高密度的存储器，因为每个单元可以表示多于一个二进制数位(例如多于一位)。此些单元可以称为多状态存储器单元、多数位单元或多层单元(MLC)。在某些实例中，MLC可以指代每单元可以存储两位数据的存储器单元(例如四个编程状态中的一个)，三层单元(TLC)可以指代每单元可以存储三位数据的存储器单元(例如八个编程状态中的一个)，并且四层单元(QLC)每单元可以存储四位数据。MLC在其更广的上下文中在本文用于指代每单元可以存储多于一位数据(即可以表示多于两个编程状态)的任何存储器单元。

传统的存储器阵列是布置在半导体衬底的表面上的二维(2D)结构。为了增加给定区域的存储器容量并减少成本，已经减小了单独存储器单元的尺寸。然而，对于单独存储器单元的尺寸的减小有技术上的限制，并且因此，对2D存储器阵列的存储器密度也有技术上的限制。作为回应，正在开发三维(3D)存储器结构，如3D NAND架构半导体存储器装置，以进一步提高存储器密度并降低存储器成本。