[发明专利]基于FPGA的H.264视频编码端、解码端、传输装置及传输方法

说明书

本发明提供了一种基于FPGA的H.264视频编码端、解码端、传输装置及传输方法。H.264视频编码端视频数据，H.264视频编码器接收视频数据并开始编码，每产生128字节编码数据即实时发出至AXI‑MM转AXI‑S模块，通过AXI‑MM转AXI‑S模块对编码数据进行处理后发送给UDP以太网发送模块，UDP以太网发送模块每128字节数据启动一次发送；H.264视频解码端的UDP以太网接收模块接收到压缩码流数据包后传输到AXI‑S转AXI‑MM模块中的RAM中缓存，AXI‑S转AXI‑MM模块检测到数据帧头后延迟3ms发出解码开始中断给解码端主控模块，解码端主控模块控制H.264视频解码器开始解码，H.264视频解码器从AXI‑S转AXI‑MM模块中的RAM中读取数据并解码输出视频。本发明显著降低编解码系统整体延迟，非常适合无线图传等较低带宽传输方式。

技术领域

本发明涉及FPGA图像编解码技术领域，尤其是涉及一种可用于实时图像超低延迟传输的编码端、解码端、传输装置及传输方法。

背景技术

随着视频技术不断发展，用户对视频压缩编码、低延迟编解码和传输的要求越来越高，尤其是需要实时操控的视频传输系统，对整体延迟的需求一般低于100ms，而且延迟越低会带来越良好的操控感受。目前普遍使用的是基于ARM核心的编解码处理器，功能较为完备，但未针对低延迟的应用作优化，延迟一般为100～300ms，广泛使用在摄像头、运动相机、录像机等对延迟不敏感的产品中。

由于FPGA本身具有强大的并行处理能力和高度可定制能力，基于FPGA的视频编解码器相对于基于ARM核心的编解码处理器编解码延迟大幅降低，一般能做到整体延迟不超过80ms。

发明内容

针对现有视频编解码系统中难以实现的超低延迟问题，本发明提供了一种基于FPGA的H.264视频编码端、解码端、传输装置及传输方法。

本发明首先提供一种基于FPGA的H.264视频编码端，包括：

主控模块，用于初始化H.264视频编码器，并控制H.264视频编码器进行编码；

H.264视频编码器，在主控模块的控制下对视频数据进行编码，每产生128字节编码数据即实时发出至AXI-MM转AXI-S模块；

DDR模块，将H.264视频编码器的读写数据写入/读出DDR；

AXI-MM转AXI-S模块，将H.264视频编码器输出的编码数据由AXI-MM接口转为AXI-S接口后发送到UDP以太网发送模块；

UDP以太网发送模块，将编码数据打包为UDP IP网络数据包，并每128字节数据启动一次发送。

在基于FPGA的H.264视频编码端中，AXI-MM转AXI-S模块将H.264视频编码器输出的编码数据由AXI-MM 32bit接口转换为AXI-S 8bit接口，且模块内部由FIFO实现32bit到8bit的数据位宽转换。

本发明还提供了一种基于FPGA的H.264视频解码端，包括：

UDP以太网接收模块，接收权利要求1所述H.264视频编码端输出的压缩码流数据包，并将接收到的压缩码流数据包传输给AXI-S转AXI-MM模块；

AXI-S转AXI-MM模块，将接收到数据由AXI-S转换为H.264视频解码端的AXI-MM接口，并检测编码数据帧头，检测到数据帧头后延迟3ms发出解码开始中断给主控模块；

主控模块，用于初始化H.264视频解码器，并控制H.264视频解码器进行解码；

H.264视频解码器，在主控模块的控制下对视频数据进行解码，其中解码输入数据从AXI-S转AXI-MM模块中的RAM中读取；