[发明专利]一种低功耗时钟树的设计方法

说明书

本发明公开了一种低功耗时钟树的设计方法，实施步骤包括：准备时钟树以及定制单元，定制单元包括针对各种指定尺寸以及子类型的反相器、缓冲器以及钟控单元定制下拉或上拉驱动降低的定制单元，且定制单元不改变单元输出引脚的位置，不改变引脚的尺寸、并保留单元尺寸不变；从时钟树中获取目标时钟驱动的所有寄存器输入引脚，从寄存器输入引脚开始逐级回溯对目标时钟驱动的路径中的反相器、缓冲器以及钟控单元替换为对应的定制单元；修复时钟树建立时序的扰动。本发明利用电路与版图设计技术、利用布局布线技术，在维持时钟树性能的前提下，降低时钟树的功耗，对现有布局布线流程的影响最小。

技术领域

本发明属于集成电路物理设计领域，涉及物理设计中各模块时钟树设计领域，涉及具体涉及一种低功耗时钟树的设计方法。

背景技术

集成电路物理设计中，一个模块往往有成千上万、甚至数十万的寄存器单元，这些寄存器由锁相环提供时钟；锁相环输出端到各寄存器的时钟端之间的逻辑电路成为时钟树。时钟树有多种形式，平衡树状、H-树状、以及网状。时钟树由反相器、缓冲器、金属连线、以及钟控单元构成。时钟树的功耗由动态功耗和静态功耗两部分组成。随着时钟频率的提升，动态功耗线性增长。工艺的进步本身有利于降低器件功耗，特别是FinFET工艺的发明，因增强了栅极对沟道的控制能力，器件泄露电流降低了约2个数量级。FinFET工艺的使用，使得物理设计各模块漏功耗降低；相对地，动态功耗占比增加，从而改变了物理设计中各组件的功耗占比。16nm FinFET工艺下高性能物理设计实践表明，时钟功耗占比提高，达到模块总功耗的40%~60%。抑制时钟功耗成为高性能物理设计的迫切需求。

发明内容

本发明要解决的技术问题：针对目前物理设计中时钟树功耗偏高的问题，提供一种低功耗时钟树的设计方法，本发明利用电路与版图设计技术、利用布局布线技术，在维持时钟树性能的前提下，降低时钟树的功耗，对现有布局布线流程的影响最小。

为了解决上述技术问题，本发明采用的技术方案为：

一种低功耗时钟树的设计方法，实施步骤包括：

1）准备时钟树以及定制单元，所述定制单元包括针对各种指定尺寸以及子类型的反相器、缓冲器以及钟控单元定制下拉或上拉驱动降低的定制单元，且下拉或上拉驱动降低的定制单元不改变单元输出引脚的位置，不改变引脚的尺寸、并保留单元尺寸不变；

2）从时钟树中获取目标时钟驱动的所有寄存器输入引脚，从寄存器输入引脚开始逐级回溯对目标时钟驱动的路径中的反相器、缓冲器以及钟控单元替换为对应的定制单元；

3）修复时钟树建立时序的扰动。

优选地，步骤1）中的定制单元中，所述反相器包括带有定制的上、下拉驱动降低的定制单元；所述缓冲器包括由前级反相器INV1与后级反相器INV2构成，且每一种缓冲器包括将后级反相器INV2上拉驱动降低、将前级反相器INV1下拉驱动降低的定制单元，以及将后级反相器INV2下拉驱动降低、将前级反相器INV1上拉驱动降低的定制单元；所述钟控单元包括工作沿是正沿的下拉驱动降低的定制单元，以及工作沿是负沿的上拉驱动降低的定制单元。

优选地，步骤2）的详细步骤包括：

A2.1）从时钟树中选择目标模块的一个、多个或者全部时钟，获取时钟驱动的所有种控单元除外的时序逻辑的时钟输入引脚得到当前输入引脚集cur_pin_colls，将当前输入引脚集cur_pin_colls中每一个引脚设置初始相位ipin_phase为0，当前替换级数n为0；