[发明专利]一种用于FPGA比较器的全二进制数据高速比较方法及系统

说明书

本发明涉及一种用于FPGA比较器的全二进制数据高速比较方法及系统，其特征在于，包括以下内容：1)对输入的任意两个二进制数据进行一致性处理；2)判断一致性处理后两数据的符号；3)获取符号位相同的一致性处理后两数据的原码及其对应的反码；4)根据获取的原码及其对应的反码，对一致性处理后两数据中的每一位均进行逻辑化简，生成化简后的两数据；5)比较对应位有效权值互异的化简后的两数据，得到化简后两数据大小关系的表征；6)对化简后两数据大小关系的表征进行判断，确定两数据的大小关系，本发明可广泛应用于人工智能、模式识别、大数据处理、硬件加速方法、人工智能方法和计算中心硬件加速等领域中。

技术领域

本发明是关于一种用于FPGA比较器的全二进制数据高速比较方法及系统。

背景技术

现有的FPGA(现场可编程门阵列)中多位比较器的IP核底层，对于同时输入的数据，在一些场合需要根据数据内部的一些特征例如时间、距离等，将数据按照这些特征从小到大排列出来。对于大小的识别，通常使用比较器对数据特征进行比较，获得其大小关系。但是，目前所用的比较器通常使用的方法包括：1)与数据的位宽相关，从数据的高位至低位依次比较；2)两个数据相减，判断结果是否大于零，而减法器实际上仍是加法器，需要从所有位进行加法并等待进位，由于FPGA进位链速度很高，所以比第一种方法处理速度快，但是由于使用了加法器，占用较多资源，并仍需要按位向前传递进位，本质上仍是串行比较。

目前，对上述缺陷的一种改进方法是将多位数据分段，例如每八位一段，然后插入时钟流水，以避免位数过多导致时序问题。对上述缺陷的另一种改进方法是基于减法的比较方法，即将数据A与数据B相减，该过程可采用常规减法，而减法实际在FPGA 内部运行时是被减数加上减数的补码，还需要一位一位地相加进位，相对于第一种改进方法的优点是可以使用多位的LUT(显示查找表)进行多位同时处理，但目前最大的LUT只有6位，因此还需要使用进位。而对于使用DSP(数字信号处理技术)进行处理的减法，目前常见的DSP是一个指令周期可以处理32bit的减法，但是，若位数更多，则需要多个DSP级联处理进位和减法。而DSP的指令周期一般大于FPGA的运行时钟周期，且FPGA内DSP的资源有限，因此，对于高位宽的比较运算仍不满足。

上述这些方法在使用中主要的局限在于：1)对于位数很多的数据，比较电路链路长，导致组合延时过大，不利于时序优化；2)使用流水结构后，数据处理的实时性降低；3)每一位均需一个比较器，资源占用较多；4)对数据处理的死时间较长。

发明内容

针对上述问题，本发明的目的是提供一种利于时序优化、数据处理的实时性高、资源占用少且数据处理死时间短的用于FPGA比较器的全二进制数据高速比较方法及系统。

为实现上述目的，本发明采取以下技术方案：一种用于FPGA比较器的全二进制数据高速比较方法，其特征在于，包括以下内容：1)对输入的任意两个二进制数据进行一致性处理；2)判断一致性处理后两数据的符号，若其中某一数据的符号位为0，另一数据的符号位为1，则直接判断符号位为0的数据大；若两数据的符号位相同，则进入步骤3)；3)获取符号位相同的一致性处理后两数据的原码及其对应的反码；4) 根据获取的原码及其对应的反码，对一致性处理后两数据中的每一位均进行逻辑化简，生成化简后的两数据；5)比较对应位有效权值互异的化简后的两数据，得到化简后两数据大小关系的表征；6)对化简后两数据大小关系的表征进行判断，确定两数据的大小关系。

进一步地，所述步骤1)的具体过程为：对于输入的任意二进制数据A和数据B对齐位宽，使数据A和数据B具有相同的位宽，若输入的数据A和数据B均为补码，则进入步骤2)；否则，将输入的数据A和数据B均转换为二进制补码，进入步骤2)。

进一步地，所述步骤4)中的逻辑化简公式为：

A′_i＝A_i∩！B_i