[发明专利]一种实时视频缩放的硬件电路及其缩放方法

说明书

本发明公开了一种实时视频缩放的硬件电路及其缩放方法，该硬件电路包括：复位编码模块、水平预缩放模块、垂直缩放模块和复位解码模块；复位编码模块对摄像头输入的像素点进行编码；水平预缩放模块在对像素点进行水平方向上的预缩放；垂直缩放模块对预缩放的像素点进行垂直方向上的缩放；复位编码模块对垂直缩放后的像素点进行解码，恢复到摄像头输入的编码格式。本发明能绕开存储设备的读取/写入时间造成的性能瓶颈，从而提升视频缩放的处理速度、减少存储资源的面积开销，以达到实时同步处理。

技术领域

本发明属于信息技术中的文本处理领域，具体的说是一种实时视频缩放的硬件电路及其缩放方法。

背景技术

视频缩放技术作为数字图像处理技术中的关键技术，在电脑端上安装图像处理软件的方法来完成图像的缩放处理操作，通过较长的耗时换取了较好的图像缩放质量，是传统的视频图像处理系统采用的方式；但是在实际应用中，需要系统的硬件资源具备并行处理图像信息的能力，从而达到实时处理的效果，所以普通电脑无法实现数据的快速进出，进而不能适用于实时系统；若要具备实时处理的能力，就需要有具备并行处理图像信息能力的硬件平台。

传统的图像缩放软件处理时间较长，无法实现实时缩放，目前基于FPGA实现图像缩放较为流行，大部分基于FPGA实现视频缩放的思路沿袭软件的处理思路，先将一帧数据存储在RAM/DDR中，再载入需要的图像数据进行处理，处理速度增益由硬件资源本身的处理高速性实现，虽然能实现实时缩放，但在缩放前后会有帧率下降的情况，对于高倍数的放大无法达到实时处理的理想的帧率。

发明内容

本发明是为了解决上述现有技术存在的不足之处，提出一种实时视频缩放的硬件电路及其缩放方法，以期能绕开存储设备的读取/写入时间造成的性能瓶颈、减少存储资源的面积开销，从而提升视频缩放的处理速度，并达到实时同步处理。

本发明为解决技术问题采用如下技术方案：

本发明一种实时视频缩放的硬件电路的特点由复位编码模块、水平预缩放模块、垂直缩放模块和复位解码模块组成；

所述水平预缩放模块由异步FIFO_1、ROM_1组、寄存器单元、水平运算单元和水平负反馈电路组成；

所述垂直缩放模块由异步FIFO_2、ROM_2组、BRAM组、垂直运算单元和垂直负反馈电路组成；

假设当前一帧原始图像的分辨率为o_width×o_length，缩放后的图像分辨率为a_width×a_length；

所述复位编码模块在摄像头输入时钟频率下获取当前第k行的第i个像素点，并对当前第k行的第i个像素点的最高位进行扩展，将所扩展出的最高位作为标志位，将其余位作为数据位；再根据摄像头所传递的帧使能信号判断当前第k行的第i个像素点是否为一帧图像的第一行的第一个像素点，若是，则将所述标志位置为“1”，否则，将标志位置为“0”；从而得到编码后的第k行的第i个像素点；

所述ROM_1组以行偏移量作为存储地址并存储有行插值系数；假设编码后的第k行的第i个像素点经过水平预缩放模块后得到预缩放后的第k行的第j个像素点，所述预缩放后的第k行的第j个像素点映射在水平预缩放前的图像上为第k行的第s个像素点，其中，s＝j×(o_width/a_width)，则所述行偏移量为s的小数部分，s的整数部分记为c；

所述异步FIFO_1按照摄像头输入时钟频率从第k行的第i个编码后的像素点开始依次写入第k行的各个编码后的像素点直到达到水平预存值r时，所述异步FIFO_1再将第k行的第i个编码后的像素点传递给所述寄存器单元，直到所述寄存器单元所接收的像素点个数为n时，表示所述寄存器单元存储完毕，从而开始计算预缩放后的第k行的第j个预缩放后的像素点；