[发明专利]配置处理器以有效执行指令的技术

说明书

本发明提供了一种配置处理器以有效执行指令的技术。具体地，提供了用于在适应由执行噪声指令(例如，高功率消耗指令)引起的动态电压降的同时改善电路性能的系统和技术。通过选择性地减慢各类型噪声指令的操作频率来改善性能。示例性技术通过检测被预测为具有预定义噪声特性的预定噪声类型的指令来控制时钟(例如，由于指令消耗的更大电流量而在电路的电压轨上产生的高水平噪声)，以及响应于检测，降低时钟的频率。检测在执行指令之前发生。即使一些工作负载包括操作频率减慢的指令，根据指令类型改变频率也使电路能够以高频率操作。

相关申请的交叉引用

本申请要求2018年8月9日提交的、名称为“基于指令类型的快速时钟减速(FastClock Slowdown Based on Instruction Type)”的美国临时专利申请No.62/716,538的优先权，其全部内容通过引用并入本文。

技术领域

本公开涉及处理器中的功率管理，更具体地说，涉及基于正在执行的指令的类型来改变时钟速度和/或功率指令。更具体地说，本公开涉及以适应噪声的方式动态地控制时钟频率以及与执行某些类型的指令相关联的随后的电压降。

背景技术

调制解调器处理器非常复杂，在单个基板上包含数百万个晶体管。虽然每个个体晶体管仅消耗少量的功率，但基板上的数百万个晶体管一起会消耗大量功率。这种功率消耗产生热量并且还使用来自电源的大量电力。因此，功率输送是调制解调器处理器设计的重要方面。

用于在处理器基板上输送电力的布线形成电力输送网络。电力输送网络包括例如用于向处理器芯片上的不同组件供应适当电压的电流的电力轨。电力输送网络影响许多性能方面，例如电压轨上的噪声量。本文档中使用的术语“噪声”指的是电压轨上发生的电压瞬态变化。虽然电源可以设计为几乎无噪声，但处理器本身会在其内部电力输送网络上产生噪声。例如，执行高容量指令(其同时或几乎同时地切换芯片上的许多晶体管)可导致电压轨上的瞬间电压波动。电压轨上的过多噪声可导致各种电路操作故障，例如处理器不能获得其操作频率所需的功率(电流和/或电压)，从而导致定时误差、错误的切换等。

更详细地，一个或更多个电压轨从电源供电(诸如电源到处理器)。电压调节器通常根据处理器的各种组件的功率要求将每个电压轨上的电压控制到处理器的一个或更多个焊盘(或包含处理器的集成电路)。金属通孔和迹线将所接收的功率分配在整个处理器(和/或集成电路)的焊盘处。一个或更多个电压调节器可以根据工作负载的变化以及因此处理器的功率要求来动态地转换电源电压上升或下降。通向处理核心的轨道的标称恒定电压称为“V_dd”。

随着处理器变得更快和更小，芯片内的电力输送网络的设计变得更加复杂。一般情况下，处理器运行得越快，消耗的功率就越多。相反地，减慢处理器会减少该处理器的各种功能单元所需的功率量。处理器功耗P的特征表示使得功率和频率之间的这种关系清晰：P＝CV²f，其中C、V和f分别表示处理器的切换电容、处理器看到的电压和处理器的操作频率。

电路运行的速度受驱动电路的电压的影响。电压轨上的电压波动(噪声)能导致一个或更多个处理器电路的电压与标称电压不同。影响噪声幅度的主要因素是电路(或芯片上的其他电路)正在处理的工作负载。特别地，噪声的动态电阻降(也称为“IR降”)成分受到在执行时特定指令消耗(draw)的电流I的影响。噪声有两个主要成分：Di/dt和IR降。Di/dt噪声取决于电流随时间的变化率，而IR降仅取决于电流的大小。噪声感知锁频环(NAFLL)技术可用于解决噪声的Di/dt成分。本公开中描述的技术主要针对IR降。