[发明专利]差分时钟树电路

说明书

本发明提供一种差分时钟树电路，包括级联的第N‑1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N‑1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N‑1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。

技术领域

本发明涉及集成电路技术领域，特别涉及一种差分时钟树电路。

背景技术

随着高性能计算和大数据的发展，现代社会对通信带宽的要求日益提高。集成电路芯片的工艺尺寸已经缩小到7nm以下，但受到集成电路芯片封装的限制，输入输出(I/O)管脚密度的增长速度已远跟不上芯片晶体管集成密度的增长速度，传输与运算之间的差距正在越拉越大。高带宽互联传输需求对高速传输接口的设计提出了严峻的考验。在这样的背景下，高速串行互联技术应运而生。高速串行互联技术通常基于串行器和解串器实现，其工作原理是在发送端通过串行器将低速的并行数据转化为高速的串行数据进行传输，而后在接收端将数据恢复出来后再转化为并行数据送入处理器。然而随着高速接口频率的升高，数据传输时的诸多内在问题逐渐显现，其中时序问题表现得更为严重。由于受到集成电路芯片工艺、电压、温度变化的影响，时钟到达集成电路芯片各通道的传播延时或时钟对数据的采样点不可控，从而导致输出信号的幅度变小，甚至是出现误码。例如：双倍速率同步动态随机存储器(DDR)、高速串行计算机扩展(PCIE)等多路高速总线，通常需要时钟树通过高速多路接口作为片内的时钟信号传输通道，本领域中由多级差分子时钟电路构成的用于高速多路接口总线的差分时钟电路，虽然能够传输高速信号，但仍然存在时钟同步问题，导致信号传输的误码率较高、集成电路芯片之间的信号传输可靠性、稳定性较差。而传统技术中的时钟延时调节装置和时钟延时调节系统，虽能够调节时钟同步，但不能用于高速集成电路芯片。

发明内容

本发明的目的在于，提供一种差分时钟树电路，以保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。

为达到上述目的，本发明提供一种差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。

进一步的，本发明提供的差分时钟树电路，第N个高速缓冲器包括第三晶体管和第四晶体管，所述第三晶体管的漏极通过第三电阻接电源，所述第四晶体管的漏极通过第四电阻接电源，所述第三晶体管的源极与第四晶体管的源极短接后通过一恒流电流源接地，所述第三晶体管的栅极与第四晶体管的栅极作为所述第N个高速缓冲器的差分时钟信号输入端，所述第三晶体管的漏极与第四晶体管的漏极作为所述第N个高速缓冲器的差分时钟信号的输出端。

进一步的，本发明提供的差分时钟树电路，所述时序调节单元包括第一时序调节单元，所述第一时序调节单元为受控电流源，所述受控电流源包括输出端和控制端，所述受控电流源的控制端连接有激励电流信号；第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过所述受控电流源的输出端接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。

进一步的，本发明提供的差分时钟树电路，第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过一恒流电流源接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。