[发明专利]用于全数字接收机的并行符号同步系统及方法

说明书

本发明涉及一种用于全数字接收机的并行符号同步方法及其系统。所述方法包括：对输入数据进行串并转换，以定长帧为单位输出并行信号；根据插值参数和结构指示信号，通过并行流水线结构的插值滤波器对并行信号插值；利用Gardner算法获取平均定时误差信号；对平均时钟误差信号进行滤波，得到控制信号；根据控制信号更新插值参数以及结构指示信号；根据结构指示信号输出符号帧以及输出指示信号。本发明适用于通信符号率远高于接收系统主频的高速数字接收机，以低速的控制流完成符号同步，降低高速通信系统对接收机主频的要求。

技术领域

本发明涉及数字信息传输技术领域，具体涉及一种并行全数字符号同步方法及系统。

背景技术

在数字通信系统中发射时钟与接收时钟相互独立，不可避免地出现时钟频率和相位的不一致，因而符号同步是高速解调系统中的关键技术。

传统的串行全数字符号同步方案如图1所示，基于独立本地时钟得到的采样信号通过插值器的逐点调整实现与信号符号率的同步。具体的控制过程为：插值后的信号y(k)输出至时钟误差探测器提取定时误差信号e；环路滤波器对e进行滤波，得到控制信号w；控制信号w输出至控制单元，计算插值所需的分数间隔μ以及与符号率同步的输出时钟；插值器根据μ及其溢出情况对输入信号x(k)进行插值；抽取器根据输出时钟进行抽取并输出最佳采样信号。传统的串行结构同步方案需要对采样信号进行逐点调整，输出时钟的调整也是以采样时间间隔T_s为单位进行的。在高速通信系统中符号率远高于数字接收系统的可以达到的最高主频，无法逐点调整采样，需要进行并行化的处理以解决这一矛盾。

现有技术[1]CN200910238394.3“用于全数字接收机的并行内插装置及方法”中采用的控制单元主频仍为1/T_s且时钟周期的调整是以T_s为单位进行的，因而没有起到降低接收机核心处理器件主频的作用。[2]CN200910241629.4“并行无数据辅助时钟恢复方法及其系统”中需要足够大的FIFO保证不出现数据溢出，因而适用于突发通信系统，对于连续通信系统不适用。[3]CN201310446295.0“一种高速并行OQPSK解调时钟的恢复系统”要求对信号进行4倍以上的过采样，加重了高速数字接收系统中对模数转换器采样速率的要求。

发明内容

本发明的目的是提供一种并行全数字符号同步系统及方法，该系统及方法适用于高速数字通信，可以在通信符号率远高于接收机数字信号处理电路主频的条件下完成符号同步，同时不改变输出并行数据的时间间隔，克服现有技术的不足。

为实现上述目的，本发明采用如下技术方案。本发明提供一种并行全数字符号同步系统，该系统包括：

串并转换单元(1)：用于对串行输入信号进行串并转换且并行路数为偶数，其输出作为插值单元(2)的输入帧F₁；

插值单元(2)：用于根据控制单元(5)发出的结构指示信号S和插值参数μ对输入帧F₁进行并行插值，插值结果作为插值帧F₂；输出插值帧F₂和结构指示信号S至误差检测单元(3)和输出单元(6)；

误差检测单元(3)：用于根据插值单元(2)发出的插值帧F₂和结构指示信号S，通过Gardner算法计算平均定时误差信号E，输出平均定时误差信号E至滤波单元(4)；

滤波单元(4)：用于对误差检测单元(3)输出的平均定时误差信号E进行低通滤波，获取控制信号W并传递给控制单元(5)；

控制单元(5)：用于产生结构指示信号S和插值参数μ，并输出至插值单元(2)；

输出单元(6)：用于根据结构指示信号S计算输出指示信号R，根据结构指示信号S选取插值帧F₂中的对应采样作为符号帧F₃，并将符号帧F₃和输出指示信号R作为整个系统的输出。