[发明专利]半导体器件和通信

权利要求书

1.一种半导体器件，包括：

解码器，将第一预先确定的长度的二进制数据转换为第二预先确定的长度的三进制数据；

传输信号定义表存储单元，存储多个信号定义表，所述多个信号定义表定义如何根据所述第二预先确定的长度的所述三进制数据的各个值调制所述数据；

表更新单元，基于所述第二预先确定的长度的三进制数据选择多个所述传输信号定义表中的一个传输信号定义表；以及

串行传输单元，输出调制的三进制数据以及多个所述传输信号定义表中的一个传输信号定义表，所述调制的三进制数据通过在多个所述传输信号定义表中的一个传输信号定义表的基础上调制所述第二预先确定的长度的三进制数据生成。

2.根据权利要求1的半导体器件，

其中多个所述传输信号定义表被配置为使得当表示所述三进制数据的所述三进制值中的每个三进制值的出现频率是最低值时，所述三进制数据的所述逻辑电平改变更大；以及

其中所述表更新单元基于改变定义值选择多个所述传输信号定义表中的一个传输信号定义表，所述改变定义值是表示所述三进制数据的三进制值中具有最低出现频率的值，以及向所述串行传输单元提供所选择的值。

3.根据权利要求2所述的半导体器件，

其中所述串行传输单元生成所述通信数据，所述通信数据包括通信设置代码区和数据区，所述通信设置代码区用于存储调制表代码，所述调制表代码指示给予所述串行传输单元的所述传输信号定义表，并且所述数据区用于存储所述三进制数据。

4.根据权利要求1所述的半导体器件，还包括：

解码表存储单元，存储有多个解码表；以及

传输数据分析器，将包括在所述二进制数据中的所述值中的预先确定数目的连续值定义为一个数据组，分析每个数据组的值的转换，并且根据所述分析结果输出指定包括在所述多个解码表中的解码表中的一个解码表的解码表代码，

其中所述多个解码表中的所述解码表中的每个解码表包括：

第一列，用于描述数目与所述二进制传输数据中的所述数据集合中包括的数目相同的连续值的所述转换；

第二列，用于描述表示与所述第一列相对应的所述三进制数的所述三进制符号；

低切换区，包括所述第二列，所述第二列描述所述三进制符号，所述三进制符号由表示所述三进制传输数据的所述第一值至第三值的所述第一值和第二值的组合表示；以及

高切换区，包括所述第二列，所述第二列描述所述三进制符号，所述三进制符号由所述第一值至第三值的组合表示；

其中所述传输数据分析器向所述解码表存储单元提供所述解码表代码，该解码表代码指示在所述第一列中描述的所述解码表，在所述第一列中，在包括在数据组中的连续值的转换中具有出现频率高的所述数据组的值与所述低切换区相对应；

其中所述解码表存储单元向所述解码器提供所述解码表，所述解码表由所述解码表代码所指示，所述解码表代码由所述传输数据分析器输出；以及

其中所述解码器基于从所述解码表存储单元提供的所述解码表将所述二进制传输数据转换为所述三进制传输数据。

5.根据权利要求4所述的半导体器件，

其中所述解码表代码具有固定解码器，所述固定解码器基于预先确定的规则将所述解码表代码转换为三进制数。

6.根据权利要求1所述的半导体器件，

其中当从所述第一端子和所述第二端子输出所述二进制传输数据时，所述串行传输单元从所述第一端子输出所述二进制传输数据并且从所述第二端子输出所述二进制传输数据同步时钟信号。