[发明专利]错误校正资源的数据相关分配

权利要求书

1.一种用于分配和存储错误校正资源的装置，包括：

存储介质，所述存储介质被配置为存储数据；和

控制器，所述控制器被配置为：

以每单位数据的第一速率将错误校正资源分配给数据对象的第一部分；

以每单位数据的第二速率将错误校正资源分配给所述数据对象的第二部分，其中，所述第一速率大于所述第二速率，

其中，所述数据对象的所述第一部分具有比所述第二部分高的对数据损坏的敏感性；以及

将所述数据对象和分配给所述数据对象的所述错误校正资源存储在所述存储介质中。

2.根据权利要求1所述的装置，其中，所述错误校正资源包括根据错误校正码(ECC)定义的奇偶校验位。

3.根据权利要求1所述的装置，其中，所述数据对象根据编码格式被编码，所述编码格式定义第一组码表和第二组码表，其中，所述第一部分对应于所述第一组码表。

4.根据权利要求1所述的装置，其中，所述数据对象根据渐进编码格式被编码，所述渐进编码格式包括定义编码信息的基线水平的第一层和定义所述编码信息的细节的一个或多个附加水平的一个或多个附加层，其中，所述第一部分对应于所述一个或多个附加层中的一个附加层。

5.根据权利要求1所述的装置，其中，所述数据对象的所述第二部分基于所述数据对象的所述第一部分被编码，使得所述第一部分的损坏影响所述第二部分被解码的能力。

6.根据权利要求1所述的装置，其中，所述控制器还被配置为基于与所述数据对象相关联的元数据来识别所述数据对象的所述第二部分对应于比所述数据对象的所述第一部分低的优先级信息。

7.一种用于分配和存储奇偶校验位的控制器，包括：

主机接口，所述主机接口被配置为在所述控制器和主机设备之间通信；

存储接口，所述存储接口被配置为便于在所述控制器和存储介质之间通信；和

数据路径电路，所述数据路径电路耦接在所述主机接口和所述存储接口之间，其中，所述数据路径电路包括：

错误校正码(ECC)编码器，所述ECC编码器被配置为将奇偶校验位分配给具有至少两种不同数据类型的数据对象，

所述数据对象包括第一数据类型的第一部分和第二数据类型的第二部分，其中，所述ECC编码器还被配置为识别所述数据对象的所述第二部分比所述数据对象的所述第一部分对损坏更不敏感，其中，所述ECC编码器还被配置为以每单位数据的第一速率将奇偶校验位分配给所述第一数据类型的数据，并且以每单位数据的第二速率将奇偶校验位分配给所述第二数据类型的数据，所述第一速率大于所述第二速率；并且

其中，所述存储接口还被配置为将所述数据对象和所分配的奇偶校验位传送到所述存储介质。

8.根据权利要求7所述的控制器，还包括耦接到所述存储接口的ECC解码器，其中，所述ECC解码器被配置为至少部分地基于存储在多个对数似然比(LLR)表中的信息来确定由所述控制器从所述存储介质接收的数据中是否存在任何错误，其中，所述LLR表中的每一个对应于唯一的数据类型并且包括多个条目，给定LLR表的所述多个条目中的每一个包括从所述存储介质读取的数据的各个位的多个电压范围的可靠性分数。

9.根据权利要求7所述的控制器，还包括耦接到所述存储接口的ECC解码器，所述ECC解码器被配置为确定由所述控制器从所述存储介质接收的数据中是否存在任何错误，其中，所述ECC解码器包括低密度奇偶校验码(LDPC)引擎，所述LDPC引擎被配置为根据要确定错误的存在性的数据的区域在多种不同模式中的一种模式下操作。

10.根据权利要求9所述的控制器，其中，所述LDPC引擎还被配置为在数据的第一区域的错误检查期间在第一功率模式下操作，并且还被配置为在数据的第二区域的错误检查期间在第二功率模式下操作。