[发明专利]用于重定时流水线的基于条带的自选通

说明书

公开了用于实施用于重定时流水线的基于条带的自选通和变化检测信号传播的系统、设备和方法。一种电路包括一个或多个条带，其中每个条带包括多个寄存器级，其中每个级仅接收来自前一级的输入信号。对于给定的条带，第一级寄存器进行自选通，以通过只有在它们的输入信号中的任一者变化时才对寄存器组进行计时来降低功耗。所述第一级寄存器的自选通信号组合在一起以创建变化检测信号，所述变化检测信号被传递通过寄存器并作为时钟使能信号提供到第二级寄存器。因此，所述第二级寄存器只有在所述变化检测信号指示将从所述第一级转发变化时才进行计时。这降低所述第二级的功耗，而不会造成与自选通电路相关联的面积增加。

背景技术

计算系统通常包括用于执行如果由主处理器执行则不可行或效率较低的自定义操作的控制逻辑。用于实施控制逻辑的一种类型的装置是专用集成电路(ASIC)。对于高频率数字设计，通常针对ASIC设计的逻辑块执行流水线。难以通过手动地编码每个流水线级来设计复杂的设计。重定时是一种用于快速且有效地设计复杂流水线的技术。出于低功率目的，可以针对经重定时流水线的每个级实施时钟选通。但在大的重定时流水线中，每个级仅具有一个时钟选通单元来控制很多寄存器，并且不是所有寄存器都在同一时钟周期切换。

附图说明

通过结合附图参考以下描述可以更好地理解本文所述方法和机制的优点，在附图中：

图1是计算系统的一个实现方式的框图。

图2是计算系统的一个实现方式的框图。

图3是在逻辑设计上执行重定时合成的一个实现方式的框图。

图4是自选通电路的一个实现方式的框图。

图5是包括用于在各级之间转发变化信号的逻辑和路由的电路设计的框图。

图6是具有多个级的电路设计的一个实现方式的框图。

图7是示出用于在重定时流水线中以有效方式组织逻辑和路由路径的方法的一个实现方式的一般化流程图。

图8是示出用于识别电路设计内的条带的方法的一个实现方式的一般化流程图。

图9是示出用于针对电路条带的级生成时钟使能信号的方法的一个实现方式的一般化流程图。

具体实施方式

在以下描述中，阐述了许多具体细节以提供对本文中呈现的方法和机制的彻底理解。然而，本领域一般技术人员应认识到，可以在没有这些具体细节的情况下实践各种实现方式。在一些情况下，没有详细地示出公知的结构、部件、信号、计算机程序指令和技术以免模糊本文中描述的方法。应理解，为了说明的简单和清楚起见，附图中示出的元件未必按比例绘制。例如，一些元件的尺寸可以相对于其他元件放大。

本文中公开了用于重定时流水线的基于条带的自选通和变化检测信号传播的系统、设备和方法。在一个实现方式中，一种电路包括一个或多个条带，其中每个条带包括多个寄存器，其中每个级仅接收由前一级生成的输入信号。对于给定的条带，第一级寄存器进行自选通，以通过只有在它们的输入信号变化时才对寄存器组进行计时来降低功耗。所述第一级寄存器的自选通信号组合在一起以创建变化检测信号。所述变化检测信号被传递通过寄存器并且随后作为时钟使能信号提供到第二级寄存器。这通过只有在所述变化检测信号指示将从所述第一级转发变化时才对这些寄存器进行计时来降低所述第二级寄存器的功耗。实现所述第二级的功耗降低，而与自选通电路相关联的面积没有增加。