[发明专利]加解密处理方法及装置

说明书

本发明实施例提供一种加解密处理方法及装置，所述方法包括：ARM模块通过专用消息队列将待加解密数据发送到DSP模块；DSP模块按照预设传输速率将所述待加解密数据发送到FPGA模块；FPGA模块对所述待加解密数据进行加解密处理，再将经过加解密处理之后的数据写入所述ARM模块和所述DSP模块之间的共享内存中。本发明实施例提供的加解密处理方法及装置，组合使用硬件分配的专用消息队列通道和共享内存通道进行加解密前后数据的传输，避免了网络风暴导致FPGA出现硬件异常，同时，又提高了加解密处理的速率，降低了对业务数据通道资源的占用，减小了系统开支。

技术领域

本发明涉及嵌入式处理器应用技术领域，尤其涉及一种加解密处理方法及装置。

背景技术

在通信领域中，信息安全非常重要，尤其是基站系统中对数据的加密是重中之重。

现有技术中，通常使用软件实现祖冲之算法，来对基站中的数据进行加解密，软件祖冲之模块在BPU(BBU Process Unit BBU处理单元)CPB(Channel Program Block信道程序块)的ARM(Advanced RISC Machines)核上运行。软件祖冲之算法的运算复杂度非常高，一个800MHz主频的CPU(Central Processing Unit中央处理器)，通常只能支持对几Mbps吞吐量的数据流进行加解密。因此，出现了将软件祖冲之加解密模块从ARM模块上移出来，下移至FPGA，由FPGA硬件来实现数据的加解密的技术方案，祖冲之算法主体运行在FPGA上，FPGA只负责业务数据的加解密处理，ARM模块控制业务数据的处理流程，为FPGA提供加解密对象及加解密参数。这种方案充分解放ARM模块的处理能力，且FPGA硬件加解密比软件加解密速度快，提高了对加解密数据处理的效率。

但是，现有技术中的方案中，由于FPGA模块的内部缓存容量非常小，FPGA模块缓存的数据包数有限，如果大量的加解密数据由ARM模块传输到FPGA模块，将会导致FPGA模块出现硬件异常，甚至宕机。如果限制ARM模块与FPGA模块之间的数据传输速率，则会导致加解密处理速率降低，增加系统开支，且抢占业务数据通道资源，又会出现误码率，有效性和正确性会有所降低，因此，如何设计ARM模块与FPGA模块之间的数据传输通道，成为亟待解决的技术问题。

发明内容

本发明实施例的目的是提供一种克服上述问题或者至少部分地解决上述问题的加解密处理方法及装置。

为了解决上述技术问题，一方面，本发明实施例提供一种加解密处理方法，包括：

ARM模块通过专用消息队列将待加解密数据发送到DSP模块；

DSP模块按照预设传输速率将所述待加解密数据发送到FPGA模块；

FPGA模块对所述待加解密数据进行加解密处理，再将经过加解密处理之后的数据写入所述ARM模块和所述DSP模块之间的共享内存中。

进一步地，所述通过专用消息队列将待加解密数据发送到DSP模块，具体包括：

对原始数据进行分组数据报文封装，产生所述待加解密数据；

将所述待加解密数据拷贝到专用消息队列中，并通过消息队列机制将所述待加解密数据的报文指针发送到所述DSP模块。

进一步地，所述按照预设传输速率将所述待加解密数据发送到FPGA模块，具体包括：

按照预设周期从所述专用消息队列中获取N个待加解密数据的数据包，其中，N为所述FPGA模块在所述预设周期内能够处理的数据包个数的上限值；

通过Rapid IO接口将所述N个待加解密数据的数据包发送到所述FPGA模块。

进一步地，所述方法还包括：