[发明专利]硬件加解密系统及方法

说明书

本发明提出了一种硬件加解密系统及方法，所述硬件加解密系统包括：集成在加解密芯片中的接收缓冲模块、分配模块、算法池、收集模块、中间缓冲模块以及发送缓冲模块；本发明的硬件加解密系统及方法，能够对送入加解密芯片的不同协议的数据包多次调用算法池中的算法，并在发送缓冲模块输出已全部处理完成加解密的数据包，整个加解密处理过程无需处理器逻辑处理，减轻了处理器的运行负荷，同时实现对算法资源的最大化利用，有效提升了数据包加解密处理的效率。

技术领域

本发明涉及数据安全技术领域，尤其涉及一种硬件加解密系统及方法。

背景技术

FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

在信息安全日益受到人们重视的信息化时代，数据处理及存储产品要求不只具有处理数据的功能，还需要具有病毒防护和加解密的功能。针对此项要求，目前市场上有软件加解密和硬件加解密两种方案，而其中硬件加解密由于其速度快，安全性高而受到研究者的重视。

现有技术中，硬件加解密较多地采用FPGA实现。但由于一个数据包的加解密过程可能需要经历多次算法（如SM3、SM4等）处理，且每一次算法处理完成后，需要重新回溯至CPU以对未完成加解密过程的数据包重新规划下一次算法处理，直至该数据包完成所有加解密算法步骤；然而，上述加解密过程中，数据包需要在CPU与FPGA之间进行回传多次方可完成加解密过程，增加了CPU的资源利用，加重了CPU的运行负荷；同时，多次回传过程还会降低了数据包加解密处理的效率。

发明内容

鉴于上述内容，有必要提供一种硬件加解密系统及方法，其能够降低CPU的运行负荷，并提高了数据加解密处理的效率。

本发明提供一种硬件加解密系统，包括：集成在加解密芯片中的接收缓冲模块、分配模块、算法池、收集模块、中间缓冲模块以及发送缓冲模块；其中，

所述接收缓冲模块，用于接收来自外部的数据包并进行缓存处理；

所述算法池，包括多个算法单元，每个算法单元能够对数据包进行一次独立的算法处理；

所述分配模块，电性连接于所述接收缓冲模块和所述中间缓冲模块，用于根据预定的规则将所述接收缓冲模块和所述中间缓冲模块的数据包分配给算法池相应的算法单元；

所述收集模块，用于收集所述算法池中每个算法单元处理过的数据包，并根据预定的规则将各个数据包分流处理；

所述中间缓冲模块，电性连接于所述收集模块，用于接收由所述收集模块分流的未全部处理完成加解密的数据包并进行缓存处理，以供所述分配模块调用，并再次分配给算法池相应的算法单元处理；

所述发送缓冲模块，电性连接于所述收集模块，用于接收由所述收集模块分流的已全部处理完成加解密的数据包并进行缓存处理，以待外部设备读取。

进一步的，所述加解密芯片为FPGA芯片或ASIC芯片。

进一步的，还包括：输入设备和输出设备；所述输入设备电性连接于所述加解密芯片，用于向所述加解密芯片提供数据包并对所述数据包进行编号处理；所述输出设备电性连接于所述加解密芯片，用于接收经由所述加解密芯片已全部处理完成加解密的数据包并依据数据包的编号进行存储，以便于外部设备进行读取操作。

进一步的，所述算法池包含M个第一算法单元和N个第二算法单元，所述第一算法单元采用消息摘要算法实现对数据包的数字签名及验证、消息认证码生成及验证；所述第二算法单元采用对称密码算法对数据包进行加解密处理。

进一步的，每个算法单元包括前缓存区、算法区以及后缓存区；