[发明专利]用于集成电路的子器件场效应晶体管架构

说明书

本公开的实施例涉及用于集成电路的子器件场效应晶体管架构。本公开描述了用于集成电路的子器件场效应晶体管架构的各个方面。在一些方面中，集成场效应晶体管(FET)用多个FET子器件实现。在操作期间，集成FET的源极侧FET子器件可以在线性区中而不是饱和区中操作。在线性区中操作，集成FET的源极侧FET子器件可以表现出比在饱和中操作的其他漏极侧FET子器件低的阈值电压或电流灵敏度。集成FET的器件布局可以被设计成使得较不敏感的源极侧FET子器件包围或者保护其他较敏感的漏极侧子器件免受器件布局的边缘处的随机变化或密度问题。通过这样做，集成FET的阈值电压或电流灵敏度可以被降低，从而改善集成FET器件之间的匹配。

相关申请的交叉引用

本公开要求2018年8月21日提交的申请号为No.62/720,814的美国临时专利申请的优先权，其内容通过引用全部并入本文。

技术领域

本公开涉及一种用于集成电路的子器件场效应晶体管架构。

背景技术

在模拟电路设计中，半导体器件经常被匹配使得单独的半导体器件类似地执行以确保模拟电路的正确操作。通过利用基本上类似的规模和配置设计每个半导体器件，模拟电路的半导体器件被经常匹配以最小化器件之间的差异(例如，阈值电压)。然而，随着半导体技术缩放到更小的器件，由于工艺局限性(诸如那些与光刻、蚀刻以及化学机械平坦化相关联的工艺)，满足半导体器件匹配要求越来越困难。当半导体器件由于设计者未能处理的随机工艺或制造可变性表现出失配的特性时，半导体器件的性能会恶化，或者电路的功能会被损害。

发明内容

提供本发明内容以介绍在详细的说明书和附图中进一步描述的主题。相应地，本发明内容不应被认为描述必要特征或被用于限制请求保护的主题的范围。

本公开涉及一种用于集成电路的子器件场效应晶体管架构，其可包括模拟电路或混合信号电路。在一些方面中，利用集成场效应晶体管实现电路，该集成场效应晶体管通过或利用多个FET子器件形成。多个FET子器件可以被堆叠(例如，漏极到源极)并且具有被耦合在一起的相应的栅极。在操作期间，集成FET的一些源极侧FET子器件可以在线性区中操作而不是在饱和区中操作。在线性区中操作，集成FET的源极侧FET子器件可以表现出比在饱和中操作的其他FET子器件低的阈值电压或电流灵敏度。集成FET的器件布局可以被设计或优化使得较不敏感的源极侧FET子器件包围、屏蔽或保护集成FET的其他较敏感的子器件(例如，漏极侧)免受器件布局边缘的随机变化或密度问题。通过这样做，集成FET的阈值电压或电流灵敏度可以被降低，从而改善集成FET器件之间的匹配。

在一些方面中，一种方法利用FET子器件形成集成FET，并且包括形成用于集成FET的FET子器件的衬底。该方法然后在衬底上形成集成FET的FET子器件的第一集合。FET子器件的第一集合的第一FET子器件被耦合到集成FET的漏极端子。集成FET的FET子器件的第二集合也被形成在衬底上，其中FET子器件的第二集合的第二FET子器件被耦合到集成FET的源极端子。FET子器件的第一集合被形成在其上形成有集成FET的衬底区域的内部部分上。此外，FET子器件的第二集合可以被形成为靠近其上形成有集成FET的衬底区域的周边。

在其他方面中，一种集成电路包括：衬底，具有表面；以及集成场效应晶体管(FET)，其包括在衬底的表面上形成的FET子器件的阵列。FET子器件的阵列包括具有耦合到集成FET的栅极端子的相应的栅极第一组FET子器件、以及耦合到集成FET的漏极端子的漏极的一个FET子器件。FET子器件的阵列还包括具有耦合到集成FET的栅极端子的相应的栅极第二组FET子器件、以及具有耦合到集成FET的源极端子的源极的一个FET子器件。FET子器件的阵列被形成在衬底的表面上使得第二组FET子器件被设置在第一组FET子器件被设置在其上的衬底区域的至少三个侧周围。