[发明专利]集成电路网表生成方法、装置、计算机设备及存储介质

说明书

本发明公开了一种集成电路网表生成方法、装置、计算机设备及存储介质。该方法包括获取原始设计文件并对原始设计文件进行识别，获取原始设计文件对应的设计层级模式；采用FPGA综合工具对原始设计文件进行逻辑综合处理，获取原始设计文件对应的输出层级模式和原始集成电路网表中包括的原始模块名称、原始器件名称和原始信号名称；依据设计层级模式和输出层级模式，对原始集成电路网表中的原始模块名称、原始器件名称和原始信号名称进行重命名，获取目标模块名称、目标器件名称和目标信号名称，以生成目标集成电路网表，使得目标集成电路网表中的目标模块名称、目标器件名称和目标信号名称携带有设计信息，并达到命名唯一性的要求。

技术领域

本发明涉及FPGA综合软件开发领域，尤其涉及一种集成电路网表生成方法、装置、计算机设备及存储介质。

背景技术

FPGA软件设计流程主要包括逻辑综合，布局布线及比特流生成，其中逻辑综合阶段要将用户的硬件描述语言设计综合为集成电路网表，并且输出为符合语法且可验证的网表文件。

为了保证生成的网表文件符合语法且可被验证，网表文件中所有器件及信号的命名在输出时必须保证唯一性；同时要尽量包含原设计信息，以方便用户对综合结果进行分析验证。而目前随着半导体技术的不断发展，FPGA设计的复杂度越来越高，相应的集成电路网表的规模也越来越大。随着集成电路网表规模的增大，既要保持输出的网表文件中各器件和信号的命名具有唯一性，又要确保网表文件中各器件和信号的命名包含设计信息越来越困难。

发明内容

本发明实施例提供一种集成电路网表生成方法、装置、计算机设备及存储介质，以解决随着集成电路网表规模的增大，既要保持输出的网表文件中各器件和信号的命名具有唯一性，又要确保网表文件中各器件和信号的命名包含设计信息越来越困难的问题。

一种集成电路网表生成方法，包括：

获取原始设计文件，所述原始设计文件包括至少一个功能模块；

对所述原始设计文件进行识别，获取所述原始设计文件对应的设计层级模式；

采用FPGA综合工具对所述原始设计文件进行逻辑综合处理，获取所述原始设计文件对应的输出层级模式和原始集成电路网表，所述原始集成电路网表包括原始模块名称、原始器件名称和原始信号名称；

依据所述设计层级模式和所述输出层级模式，对所述原始集成电路网表中的原始模块名称、原始器件名称和原始信号名称进行重命名，获取目标模块名称、目标器件名称和目标信号名称；

基于所述目标模块名称、所述目标器件名称和所述目标信号名称更新所述原始集成电路网表，获取目标集成电路网表。

一种集成电路网表生成装置，包括：

原始设计文件获取模块，用于获取原始设计文件，所述原始设计文件包括至少一个功能模块；

原始文件识别模块，用于对所述原始设计文件进行识别，获取所述原始设计文件对应的设计层级模式；

原始文件处理模块，用于采用FPGA综合工具对所述原始设计文件进行逻辑综合处理，获取所述原始设计文件对应的输出层级模式和原始集成电路网表，所述原始集成电路网表包括原始模块名称、原始器件名称和原始信号名称；

名称获取模块，用于依据所述设计层级模式和所述输出层级模式，对所述原始集成电路网表中的原始模块名称、原始器件名称和原始信号名称进行重命名，获取目标模块名称、目标器件名称和目标信号名称；

目标集成电路网表获取模块，用于基于所述目标模块名称、所述目标器件名称和所述目标信号名称更新所述原始集成电路网表，获取目标集成电路网表。

一种计算机设备，包括存储器、处理器以及存储在所述存储器中并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述集成电路网表生成方法。