[发明专利]一种低功耗双向数字电平转换电路及芯片

权利要求书

1.一种低功耗双向数字电平转换电路，其包括第一电压域输入输出模块、第二电压域输入输出模块、第一电源端、第二电源端、第一输入输出端、第二输入输出端、第一复位端和第二复位端，其中，第一电压域输入输出模块的第一PMOS源极接第一电源端、漏极接第三PMOS的源极和第一电阻的一端，第一电阻的另一端、第三电阻的一端、第三PMOS的漏极及第一NMOS 的漏极共接于第一输入输出端，第三电阻的另外一端接第一反相器的输入端，第一NMOS的源极接地，第一时序产生模块的第一时钟输出端C1和第二时钟输出端C2分别接第一PMOS的栅极和第一NMOS的栅极、时序使能输入端ENB接第三PMOS的栅极和第一D触发器的锁存输出端Q；

第一时序产生模块的时钟输入端Cd和第一D触发器的触发时钟输入端 Clk接第一逻辑电平转换模块的高压逻辑输出端DH，第一时序产生模块的时序控制输入端Ctrl、第一D触发器的触发数据输入端D、第一反相器的输出端共接于第二逻辑电平转换模块的低压逻辑输入端DL，第一时序产生模块的时序复位输入端ResetB和第一D触发器的锁存置位输入端SetB接第一复位端，第一逻辑电平转换模块的高压电源端VH接第一电源端、低压电源端VL接第二电源端；

第一时序产生模块和第二时序产生模块的电路结构相同，均包含时钟输入端Cd、第一时钟输出端C1、第二时钟输出端C2、时序复位输入端ResetB、时序使能输入端ENB和时序控制输入端Ctrl；第一逻辑电平转换模块和第二逻辑电平转换模块的电路结构相同，均包含低压电源端VL、低压逻辑输入端DL、高压电源端VH和高压逻辑输出端DH；第一D触发器和第二D触发器的电路结构相同，均包含触发数据输入端D、触发时钟输入端Clk、锁存输出端Q和锁存置位输入端SetB。

2.根据权利要求1所述的一种低功耗双向数字电平转换电路，其特征在于，第二电压域输入输出模块的第二PMOS源极接第二电源端、漏极接第四PMOS的源极和第二电阻的一端，第二电阻的另一端、第四电阻的一端、第四PMOS的漏极及第二NMOS的漏极共接于第二输入输出端，第四电阻的另外一端接第二反相器的输入端，第二NMOS的源极接地，第二时序产生模块的第一时钟输出端C1和第二时钟输出端C2分别接第二PMOS的栅极和第二NMOS的栅极、时序使能输入端ENB接第四PMOS的栅极和第二D触发器的锁存输出端Q，第二时序产生模块的时钟输入端Cd和第二D触发器的触发时钟输入端Clk接第二逻辑电平转换模块的高压逻辑输出端DH，第二时序产生模块的时序控制输入端Ctrl、第二D触发器的触发数据输入端D、第二反相器的输出端共接于第一逻辑电平转换模块的低压逻辑输入端DL，第二时序产生模块的时序复位输入端ResetB和第二D触发器的锁存置位输入端SetB接第二复位端，第二逻辑电平转换模块的高压电源端VH接第二电源端、低压电源端VL接第一电源端。

3.根据权利要求1所述的一种低功耗双向数字电平转换电路，其特征在于，第一复位端为逻辑低电平时，第一D触发器的锁存输出端Q输出逻辑高电平，当第一复位端为逻辑高电平时，第一D触发器的触发时钟输入端Clk在上升沿锁存触发数据输入端D的数字电平，并输出至锁存输出端Q；第二复位端为逻辑低电平时，第二D触发器的锁存输出端Q输出逻辑高电平，当第二复位端为逻辑高电平时，第二D触发器的触发时钟输入端Clk在上升沿锁存触发数据输入端D的数字电平，并输出至锁存输出端Q。

4.根据权利要求1所述的一种低功耗双向数字电平转换电路，其特征在于，第一复位端为逻辑低电平时，第一时序产生模块的第一时钟输出端C1和第二时钟输出端C2均输出逻辑低电平；第二复位端为逻辑低电平时，第二时序产生模块的第一时钟输出端C1和第二时钟输出端C2均输出逻辑低电平。