[发明专利]检测集成电路用时序路径中异步路径的方法、装置

说明书

本发明属于集成电路设计的技术领域，为了解决现有技术中缺少能快速检测集成电路用时序路径中异步路径的问题，本发明提供一种检测集成电路用时序路径中异步路径的方法、装置及电子装置、非易失性存储介质；所述方法包括遍历待检测集成电路设计中的寄存器，获取任一寄存器的数据端对应的时序路径属性信息，基于时序路径属性信息，判断时序路径是否属于异步路径，并对属于异步路径的时序路径进行标识；其中，如果判断起点时钟的值不等于终点时钟的值，且当前寄存器的数据端对应的时序路径不满足时序约束条件；则将当前寄存器的数据端对应的时序路径判断为异步路径。因此，能够通过遍历查询的方式，快速识别出异步时序路径。

技术领域

本发明涉及集成电路设计的技术领域，尤其涉及一种检测集成电路用时序路径中异步路径的方法、装置及电子装置、非易失性存储介质。

背景技术

在集成电路设计开发过程中，需要对所有的时序路径进行约束，例如，在片上系统(英文全称System on Chip，简称SoC)类集成电路的开发过程中，需要对所有的时序路径进行约束，然后通过静态时序分析工具(例如Prime Time)检查路径是否满足时序要求。

发明人在实现本发明的过程中发现：会有大量的时序路径违例，经确认这其中有许多违例是异步路径。而实际上，真正的异步路径是不需要作时序分析的，通常在设计时，会通过两级触发器作专门的异步数据传输处理，以避免亚稳态的出现。所以在用静态时序分析工具作时序分析前，需要在约束文件(英文全称Synopsys design constraints，简称SDC)中，指明这些路径是异步路径，以避免静态时序分析工具作无畏的时序分析与优化。

但是在SDC文件中，目前对异步路径的方式是：如果检查出了时序违例，再经过检查发现是异步路径，然后在SDC文件中补充对于这些路径的异步声明，然后重新进行静态时序分析(英文全称Static Timing Analysis，简称STA)分析。由于目前的SoC设计规模不断加大，复杂度不断提升，导致时序路径的约束复杂度也不断提升，所以设计人员很难快速地将所有的异步路径都完全声明。

由于目前这种补充声明异步时序路径的方式，是一种被动的方式；而且这是个耗时很长的过程，尤其是在项目时间紧张的情况下，会影响项目的进度。另外，有些异步路径并没有时序违例，所以从报告中我们也不会注意到这些路径，然而这些路径确也需要耗费静态时序分析工具去做时序优化，增加了一些不必要的逻辑，仅以耗费项目开发的时间。

发明内容

为了解决现有技术中缺少能快速检测集成电路用时序路径中异步路径的问题，本发明提供一种检测集成电路用时序路径中异步路径的方法、装置及电子装置、非易失性存储介质，能够通过遍历查询的方式，快速识别出异步时序路径。进一步地，便于在集成电路设计开发过程中，快速、准确分析出异步路径，这样对时序路径进行约束时，能够更准确地检查路径是否满足时序要求。

为了实现上述目的，本发明提供的技术方案包括：

本发明一方面提供一种检测集成电路用时序路径中异步路径的方法，其特征在于，包括：

遍历待检测集成电路设计中的寄存器，

获取任一寄存器的数据端对应的时序路径属性信息，基于所述时序路径属性信息，判断当前寄存器的数据端对应的时序路径是否属于异步路径，并对属于异步路径的时序路径进行标识；

其中，所述时序路径属性信息包括起点时钟、终点时钟，判断所述当前寄存器的数据端对应的时序路径是否属于异步路径包括：如果判断所述起点时钟的值不等于所述终点时钟的值，且当前寄存器的数据端对应的时序路径不满足时序约束条件；则将所述当前寄存器的数据端对应的时序路径判断为异步路径。

本发明实施例优选的实施方式中，上述方法还包括：基于所述寄存器的数据端的类型创建寄存器集合；并按照所述寄存器的数据端的类型，依次遍历待检测集成电路设计中的寄存器。