[实用新型]反射式绝对位置时栅角度位移编码器有效
申请号: | 201820720064.2 | 申请日: | 2018-05-15 |
公开(公告)号: | CN208075882U | 公开(公告)日: | 2018-11-09 |
发明(设计)人: | 孙正懋;胡超;蔡伟;尚启慧 | 申请(专利权)人: | 重庆中电天时精密装备技术有限公司 |
主分类号: | G01D5/247 | 分类号: | G01D5/247 |
代理公司: | 重庆谢成律师事务所 50224 | 代理人: | 谢殿武 |
地址: | 400053 重*** | 国省代码: | 重庆;50 |
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摘要: | |||
搜索关键词: | 发射片 转子 环状结构 激励信号 角度位移 绝对位置 编码器 反射式 时栅 本实用新型 定子设置 同轴设置 平行 测量 保证 | ||
1.一种反射式绝对位置时栅角度位移编码器,包括转子和定子,转子和定子同轴设置且转子和定子平行;其特征在于:所述定子设置有多个结构相同的精激励发射片和四个结构相同的粗激励发射片,所述精激励发射片绕定子的圆周方向布置形成环状结构,所述粗激励发射片绕定子的圆周方向布置形成环状结构,每相邻的四个精激励发射片组成一组,同一组的四个精激励发射片输入不同相位的激励信号,四个粗激励发射片输入不同相位的激励信号;
所述转子设置有多个结构相同的精激励感应片和两个结构相同的粗激励感应片,所述精激励感应片绕转子的圆周方向布置形成环状结构,每一个精激励感应片与四个精激励发射片对应;
所述定子设置有两个信号接收区,两个信号接收区与外设处理电路连接;
所述转子设置有两个信号反射区,相邻的两个精激励发射片分别与两个信号反射区连接,两个粗激励感应片分别与两个信号反射区连接,且两个信号反射区与两个信号接收区一一对应设置。
2.根据权利要求1所述反射式绝对位置时栅角度位移编码器,其特征在于:一个精激励感应片与四个精激励发射片的对应结构为:
所述精激励感应片为四边形结构,且精激励感应片的每一边为曲边,精激励感应片沿转子周向的两个对边相对于转子的径向倾斜设置形成斜边;
所述精激励感应片沿转子周向的跨度等于四个精激励发射片绕定子周向的跨度,所述精激励感应片的倾斜边绕转子周向的跨度小于四个精激励发射片绕定子周向的跨度。
3.根据权利要求1所述反射式绝对位置时栅角度位移编码器,其特征在于:所述定子的两个信号接收区分别为第一接收环和第二接收环,第一接收环和第二接收环的同轴设置;
所述转子的两个信号反射区分别为第一反射环和第二反射环,第一反射环和第二反射环与转子同轴设置,第一反射环和第二反射环分别与第一接收环和第二接收环一一正对设置。
4.根据权利要求3所述反射式绝对位置时栅角度位移编码器,其特征在于:所述第一接收环和第二接收环位于定子的环状布置的粗激励发射片的径向内侧,所述定子环状布置的粗激励发射片径向内侧还设置有用于将第一接收环和第二接收环与精激励发射片和粗激励发射片隔离开的隔离环。
5.根据权利要求1所述反射式绝对位置时栅角度位移编码器,其特征在于:两个粗激励感应片均为开口环状结构;
粗激励感应片由中部到开口的两端端部的宽度逐渐减小;
两个粗激励感应片的两端端部部分重叠并交错设置。
6.根据权利要求1所述反射式绝对位置时栅角度位移编码器,其特征在于:所述同一组的四个精激励发射片输入的激励信号的相位依次为0°、90°、180°和270°;
四个粗激励发射片输入的激励信号的相位依次为0°、90°、180°和270°。
7.根据权利要求1所述反射式绝对位置时栅角度位移编码器,其特征在于:还包括用于向精激励发射片和粗激励发射片输入激励信号并接收信号接收区输出的位置信号的外设处理电路;
所述外设处理电路包括信号处理控制模块、信号发生输出模块以及运算处理器;
所述信号发生输出模块输出四路相位分别为0°、90°、180°和270°的激励信号并分别交替加载于精激励发射片和粗激励发射片,所述信号接收处理模块的输入端与两个信号接收区连接,信号接收处理模块的输出端与运算处理器的输入端连接,所述信号发生输出模块由运算处理器控制工作且信号发生输出模块还向运算处理器输出基准方波信号。
8.根据权利要求7所述反射式绝对位置时栅角度位移编码器,其特征在于:所述信号发生输出模块包括信号发生器和切换开关,所述信号发生器的控制输入端与运算处理器连接,信号发生器的四路激励信号输出端通过切换开关与精激励发射片和粗激励发射片连接,所述信号发生器的基准方波信号输出端与运算处理器连接,所述切换开关的控制端与运算处理器连接。
9.根据权利要求8所述反射式绝对位置时栅角度位移编码器,其特征在于:所述信号接收处理模块包括放大电路、滤波电路和比较器,所述放大电路的输入端与信号接收区连接,放大电路的输出端与滤波电路连接,所述滤波电路的输出端与比较器的输入端连接,比较器的输出端与运算处理器的输入端连接。
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