[发明专利]用于阻性存储单元的测试结构及耐久性测试方法

说明书

本发明提供一种用于阻性存储单元的测试结构及耐久性测试方法。所述测试结构包括：多个待测阻性存储单元，每个待测阻性存储单元分别连接有一个可控开关器件，每个待测阻性存储单元的第一连接端接于一点，共同连接至第一测试电极，每个待测阻性存储单元的第二连接端分别连接至对应的可控开关器件的第一连接端，每个可控开关器件的第二连接端接于一点，共同连接至第二测试电极，每个可控开关器件的控制端分别连接至各自的控制信号电极，其中，第一测试电极和第二测试电极用于输入读写信号，各控制信号电极用于输入可控开关器件的控制信号。本发明能够节省版图面积，提高测试效率，节省测试时间。

技术领域

本发明涉及半导体技术领域，尤其涉及一种用于阻性存储单元的测试结构及耐久性测试方法。

背景技术

近年来磁性随机存储器MRAM由于其优异的特性取得了迅速发展。MRAM作为一种可读写存储器件，对于读写次数有着较高要求，因此其耐久性测试(Endurance test)显得尤为重要。在研发阶段为了得到器件的耐久性测试分布情况，确保量产阶段产品的可靠性，测试样本的选取会较多。基于可靠性测试样本选择理论，为了保证可信度，样本数至少上百。

目前对多样本的耐久性测试，我们一般会逐个对样本进行测试，然后对测试数据进行可靠性分析。而一个样本就需要引入两个测试Pad，因此现有的测试结构会占用较大的版图面积。另外，一个样本的耐久性测试若达到10^10次，测试时间即为3h，因此现有的多样本耐久性测试花费的时间会非常地长。

发明内容

为解决上述问题，本发明提供一种用于阻性存储单元的测试结构及耐久性测试方法，能够节省版图面积，提高测试效率，节省测试时间。

第一方面，本发明提供一种用于阻性存储单元的测试结构，包括：多个待测阻性存储单元，每个待测阻性存储单元分别连接有一个可控开关器件，每个待测阻性存储单元的第一连接端接于一点，共同连接至第一测试电极，每个待测阻性存储单元的第二连接端分别连接至对应的可控开关器件的第一连接端，每个可控开关器件的第二连接端接于一点，共同连接至第二测试电极，每个可控开关器件的控制端分别连接至各自的控制信号电极，其中，第一测试电极和第二测试电极用于输入读写信号，各控制信号电极用于输入可控开关器件的控制信号。

可选地，所述第一测试电极和所述第二测试电极采用GS电极结构，或者，所述测试结构还包括第三测试电极，与所述第一测试电极、所述第二测试电极一起构成GSG电极结构，所述第二测试电极和所述第三测试电极接地，所述第一测试电极输入脉冲信号。

可选地，所述可控开关器件为电压控制开关器件，且不同待测阻性存储单元所连接的可控开关器件具有相同或者相反的开关特性。

可选地，所述可控开关器件为N/PMOS管、BJT或者IGBT。

可选地，所述多个待测阻性存储单元为偶数个，且每两个为一组，每组内的两个待测阻性存储单元所连接的可控开关器件具有相反的开关特性。

可选地，所述阻性存储单元为磁隧道结MTJ。

第二方面，本发明提供一种基于上述测试结构的耐久性测试方法，包括：

1)对各控制信号电极依次施加电压，测量测试结构中各待测阻性存储单元的阻值，对阻值正常的待测阻性存储单元进行标记，得到样本序列；

2)对样本序列对应的控制信号电极同时施加电压，测量样本序列全部待测阻性存储单元的起始并联阻值；

3)保持对样本序列对应的控制信号电极同时施加电压，重复执行以下过程：在第一测试电极和第二测试电极之间施加特定激励信号，测量样本序列全部待测阻性存储单元的并联阻值，直至得到的并联阻值与起始并联阻值的差值大于设定阈值，记录激励信号施加次数；