[发明专利]用于异构双处理器系统芯片的调试方法及系统

说明书

本发明提供一种用于异构双处理器系统芯片的调试方法及系统。所述系统包括所述系统芯片的主处理器和协处理器、用于实现所述主处理器访问至少一个外部设备的主系统总线以及用于实现所述协处理器访问所述至少一个外部设备的使能总线，所述协处理器，用于在系统上电复位后先执行系统引导程序，以完成系统底层的初始化，并通过系统引导程序中的跳转点进入所嵌入的调试shell执行测试例程，以完成对所述系统芯片的外围接口和关键逻辑部件的模拟验证。本发明通过采用协处理器来运行测试例程以完成对芯片外围接口和关键逻辑电路的调试，能够减少仿真资源的消耗和测试时间，从而能够避免由主处理器来运行测试例程所带来的测试控制复杂、测试时间过长以及仿真资源消耗大的问题。

技术领域

本发明涉及计算机技术领域，尤其涉及一种用于异构双处理器系统芯片的调试方法及系统。

背景技术

在高性能计算领域中，主系统芯片通常是采用异构多核处理器架构来完成不同种类的工作。通常情况下，在芯片设计过程中需要完成各项前期测试和验证工作，以保证芯片功能的正确性。为了提高芯片的验证效率并尽可能模拟芯片的真实工作的硬件环境，通常会使用以下两种硬件加速和模拟验证方法：FPGA(Field-Programmable Gate Array，现场可编程门阵列)和专用硬件仿真加速器Emulator，硬件加速和硬件模拟通常是在限定的硬件资源下进行。

在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：

在FPGA平台上，由于测试例程运行在主处理上，所以需要将整个芯片设计综合进FPGA，这对FPGA的资源需求往往非常巨大，可见这种硬件加速和硬件模拟方式会受到资源制约；在Emulator平台上，由于测试例程运行在主处理器上，因而需要将整个系统引导流程进行完毕，且这一过程耗费时间过长，可见这种硬件加速和硬件模拟方式会受到时间制约。加之面向高性能计算的大规模芯片往往会集成很多高性能的IO设备，针对这些高速IO接口的验证具有准备环境容量大，仿真运行时间长等特点。综上所述，现有的利用主处理器对芯片外围接口和关键逻辑部件进行调试的方法由于会受到系统资源和调试时间的制约，从而导致芯片的硬件验证效率受到影响。

发明内容

本发明提供的用于异构双处理器系统芯片的调试方法及系统，通过采用协处理器来运行测试例程以完成对芯片外围接口和关键逻辑电路的调试，能够减少仿真资源的消耗和测试时间，从而能够避免主处理的测试控制复杂、测试时间过长以及仿真资源消耗大的问题。

第一方面，本发明提供一种用于异构双处理器系统芯片的调试系统，所述系统包括所述系统芯片的主处理器和协处理器，以及用于实现所述主处理器访问至少一个外部设备的主系统总线，所述系统还包括用于实现所述协处理访问所述至少一个外部设备的使能总线，所述协处理器，用于在系统上电复位后先执行系统引导程序，以完成系统底层的初始化，并通过系统引导程序中的跳转点进入所嵌入的调试shell执行测试例程，以完成对所述系统芯片的外围接口和关键逻辑部件的模拟验证。

第二方面，本发明提供一种用于异构双处理器系统芯片的调试方法，所述系统芯片包括主处理器和协处理器，所述主处理器通过主系统总线访问至少一个外部设备，所述协处理器通过增加的使能总线访问所述至少一个外部设备，所述方法包括：

系统上电复位后，所述协处理器先执行系统引导程序，以完成系统底层的初始化，并通过系统引导程序中的跳转点进入所嵌入的调试shell执行测试例程，以完成对所述系统芯片的外围接口和关键逻辑部件的模拟验证。