[发明专利]一种移位寄存器单元、栅极驱动电路和显示装置

权利要求书

1.一种移位寄存器单元，其特征在于，包括输入模块（21）、反相器模块（22）、下拉模块（23）、输出模块（24）和低电平维持模块（25）；

还包括：

第一信号输入端，用于接收第一时钟信号（CLK）；

第二信号输入端，用于接收第二脉冲信号（RST）；

第三信号输入端，用于接收行扫描信号（OUT_n-1）；

第四信号输入端, 用于接收级联控制信号（COUT_n-1）；

第一信号输出端，用于输出行扫描信号（OUT_n）；

第二信号输出端，用于输出级联控制信号（COUT_n）；

第一电位输入端，用于第一低电位（VSSL）的输入；

第二电位输入端，用于第二低电位（VSS）的输入；

第三电位输入端，用于第一高电位（VGH）的输入；

第一内部节点（Q），是所述输入模块（21）和所述下拉模块（23）、所述输出模块（24）之间的连接节点；

第二内部节点（QB），是所述反相器模块（22）和所述下拉模块（23）之间的连接节点；

所述输入模块（21）连接在第三信号输入端、第四信号输入端和第一内部节点（Q）之间，用于对所述第一内部节点（Q）进行预充电；

所述反相器模块（22）连接在第二信号输入端、第四信号输入端、第一电位输入端、第三电位输入端和第二信号输出端之间，用于在所述第二内部节点（QB）产生与所述第一内部节点（Q）反相的电信号；

所述下拉模块（23）连接在第一内部节点（Q）、第二内部节点（QB）、第一电位输入端和第二信号输出端之间，用于将所述第一内部节点（Q）的电位降至第一电位（VSSL）；

所述输出模块（24）连接在第一信号输入端、第一内部节点（Q）、第一信号输出端和第二信号输出端之间，用于输出级联控制信号（COUT_n）和输出行扫描信号（OUT_n）；

所述低电平维持模块（25）连接在第二内部节点（QB）、第二电位输入端、第一信号输出端和第二信号输出端之间，用于将第一信号输出端和第二信号输出端的电位分别降至第二电位（VSS）和第一电位（VSSL）；

所述反相器模块（22）包括第十晶体管（T21）、第十三晶体管（T24）、第十四晶体管（T25）和第十五晶体管（T26）；所述第十三晶体管（T24）的控制极与所述第二信号输入端连接；所述第十三晶体管（T24）和所述第十四晶体管（T25）的第一极与所述第三电位输入端连接；所述第十三晶体管（T24）和所述第十四晶体管（T25）的第二极与所述第二内部节点（QB）连接；所述第十四晶体管（T25）的控制极和第二极连接；所述第十晶体管（T21）的控制极与所述第四信号输入端连接；所述第十晶体管（T21）的第一极与所述第二内部节点（QB）连接；所述第十晶体管（T21）的第二极与所述第一电位输入端连接；所述第十五晶体管（T26）的控制极与所述第二信号输出端连接；所述第十五晶体管（T26）的第一极与所述第二内部节点（QB）连接；所述第十五晶体管（T26）的第二极与所述第一电位输入端连接；

或，所述反相器模块（22）包括第十晶体管（T21）、第十三晶体管（T24）和第十五晶体管（T26）；所述第十晶体管（T21）的控制极与所述第四信号输入端连接；所述第十晶体管（T21）的第二极与所述第一电位输入端连接；所述第十三晶体管（T24）是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管（T24）的第一控制极与所述第二信号输入端连接；所述第十三晶体管（T24）的第二控制极与所述第十三晶体管（T24）的第二极连接，并与第二内部节点（QB）连接；所述第十三晶体管（T24）的第一极与所述第三电位输入端连接；所述第十五晶体管（T26）的控制极与所述第二信号输出端连接；所述第十五晶体管（T26）的第一极与所述第二内部节点（QB）连接；所述第十五晶体管（T26）的第二极与所述第一电位输入端连接；

或，所述反相器模块（22）包括第十晶体管（T21）、第十一晶体管（T22）、第十二晶体管（T23）、第十三晶体管（T24）和第十五晶体管（T26）；

所述第十晶体管（T21）和所述第十二晶体管（T23）的控制极与所述第四信号输入端连接；所述第十晶体管（T21）的第一电极与所述第二内部节点（QB）连接；所述第十晶体管（T21）的第二电极与所述第一电位输入端连接；所述第十二晶体管（T23）的第二电极与所述第二内部节点（QB）连接；所述第十二晶体管（T23）的第一电极和所述第十一晶体管（T22）的第二电极连接；所述第十一晶体管（T22）的控制极与所述第二信号输入端连接；所述第十一晶体管（T22）的第一电极与所述第三电位输入端连接；所述第十三晶体管（T24）是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管（T24）的第一控制极和所述第十一晶体管（T22）的第二极连接；所述第十三晶体管（T24）的第二控制极和所述第十三晶体管（T24）的第二电极连接，并与所述第二内部节点（QB）连接；所述第十三晶体管（T24）的第一电极与所述第三电位输入端连接；所述第十五晶体管（T26）的控制极与所述第二信号输出端连接；所述第十五晶体管（T26）的第一极与所述第二内部节点（QB）连接；所述第十五晶体管（T26）的第二极与所述第一电位输入端连接；

或，所述反相器模块（22）包括第十晶体管（T21）、第十一晶体管（T22）、第十二晶体管（T23）、第十三晶体管（T24）、第十四晶体管（T25）和第十五晶体管（T26）；

所述第十晶体管（T21）和所述第十二晶体管（T23）的控制极与所述第四信号输入端连接；所述第十晶体管（T21）的第一电极与所述第二内部节点（QB）连接；所述第十晶体管（T21）的第二电极与所述第一电位输入端连接；所述第十二晶体管（T23）的第二电极与所述第二内部节点（QB）连接；所述第十二晶体管（T23）的第一电极和所述第十一晶体管（T22）的第二极连接；所述第十一晶体管（T22）的控制极与所述第二信号输入端连接；所述第十一晶体管（T22）的第一电极与所述第三电位输入端连接；所述第十三晶体管（T24）的控制极与所述第十一晶体管（T22）的第二极连接；所述第十三晶体管（T24）的第一极与所述第三电位输入端连接；所述第十三晶体管（T24）的第二极与所述第二内部节点（QB）连接；所述第十四晶体管（T25）的第一极和所述第十一晶体管（T22）的第二极连接；所述第十四晶体管（T25）的第二极与所述第三电位输入端连接；所述第十四晶体管（T25）的控制极与所述第二内部节点（QB）或所述第十一晶体管（T22）的第二极连接；所述第十五晶体管（T26）的控制极与所述第二信号输出端连接；所述第十五晶体管（T26）的第一极与所述第二内部节点（QB）连接；所述第十五晶体管（T26）的第二极与所述第一电位输入端连接；

或，所述反相器模块（22）包括第十晶体管（T21）、第十一晶体管（T22）、第十二晶体管（T23）、第十三晶体管（T24）和第十五晶体管（T26）；

所述第十晶体管（T21）是双控制极晶体管，包括第一控制极和第二控制极；所述第十晶体管（T21）的第一控制极和所述第十二晶体管（T23）的控制极与所述第四信号输入端连接；所述第十晶体管（T21）的第二控制极与所述第一内部节点（Q）连接；所述第十晶体管（T21）的第一电极与所述第二内部节点（QB）连接；所述第十晶体管（T21）的第二电极与所述第一电位输入端连接；所述第十二晶体管（T23）的第二电极与所述第二内部节点（QB）连接；所述第十二晶体管（T23）的第一电极和所述第十一晶体管（T22）的第二极连接；所述第十一晶体管（T22）的控制极与所述第二信号输入端连接；所述第十一晶体管（T22）的第一电极与所述第三电位输入端连接；所述第十三晶体管（T24）是双控制极晶体管，包括第一控制极和第二控制极；所述第十三晶体管（T24）的第一控制极和所述第十一晶体管（T22）的第二极连接；所述第十三晶体管（T24）的第二控制极和所述第十三晶体管（T24）的第二电极连接，并与所述第二内部节点（QB）连接；所述第十三晶体管（T24）的第一电极与所述第三电位输入端连接；所述第十五晶体管（T26）是双控制极晶体管，包括第一控制极和第二控制极；所述第十五晶体管（T26）的第一控制极与所述第二信号输出端连接；所述第十五晶体管（T26）的第二控制极与所述第一内部节点（Q）连接；所述第十五晶体管（T26）的第一电极与所述第二内部节点（QB）连接；所述第十晶体管（T21）的第二电极与所述第一电位输入端连接。