[发明专利]一种消除受Ledge影响信号边沿斜率值的方法及装置

说明书

本发明为了解决现有技术中时钟信号测试受ledge影响边沿斜率值的问题，提出一种消除受Ledge影响信号边沿斜率值的方法，通过采用此方法，可通过沿用现有的量测波形方案，在芯片封装外围采集波形，并对量测波形进行求取一阶导数并对一阶导数求取平均值，得到斜率波形后经过加法运算，以此计算出等效于芯片封装Die终端上的信号边沿斜率值，本发明还提出一种消除受Ledge影响信号边沿斜率值的装置，消除信号反射带来的测量信号波形边沿产生的Ledge对量测数据准确度的影响，提高了时钟信号测试数据的精度，准确地判断评估研发设计的信号质量。

技术领域

本发明涉及一种消除信号边沿斜率值的方法，尤其是涉及一种消除受Ledge影响信号边沿斜率值的方法及装置。

背景技术

在服务器产品设计开发时，对于系统互连的CLK时钟周期信号通常会进行时域波形的斜率等指标测量，以判断信号质量是否满足系统性能评估测试要求，避免其因边沿斜率指标不满足要求，引起高速链路传输信号在芯片接收端采集信号码元失效以及导致有效信号误码率提升等问题，造成其整高速链路有效传输系统带宽降低及系统互连设备检测不到等现状问题发生。因而，系统CLK时钟信号设计质量在测试阶段的管控，在产品开发阶段中是很重要的一个信号质量监控环节。

然而，在目前现有技术的主板CLK时钟系统测试时，其测量时钟波形的探测点无法放到接收芯片的终端，也就是接收芯片内部的Die(芯片封装内部的半导体芯片裸片)上，而只能在PCB板上芯片封装器件的外围找对应能接触信号网络的测试点，同时，此测试点建议尽可能靠近芯片接收端，如图1所示，对系统互连CLK时钟波形会按图1所示的拓扑架构图以芯片接收端外围靠近芯片引脚的附近网络点作为量测点，同时，建议芯片外围的量测点距离尽可能靠近芯片引脚，以此减少芯片内部终端Die上的信号反射对其芯片外探测点量取波形数据精度的影响。

如图2所示，针对图1所示的互连拓扑进行模拟仿真，其时钟信号在接收端Die和距离接收端一定距离外围探测点上的时钟上升边沿波形如附图2所示，由此可见，在探测点位置点上的时钟上升沿波形存在明显的Ledge(即层梯)现状，其将引起信号上升时间的变长，造成上升边沿斜率变慢的问题，因而，芯片内部Die端的信号反射会造成芯片封装外的探测点上量测的信号波形在上升和下降沿波形上产生Ledge的问题，采用上述现有的测试方法，虽然信号探测点能靠近芯片接收引脚端，但当芯片封装尺寸较大时，其信号探测点与芯片封装内部Die之间的间距将会变长许多，其Ledge的长度随信号探测点与芯片内部终端Die的间距增大而变长。因而，会严重影响到信号上升和下降边沿时间的变长，使其信号边沿的斜率变慢，以致于有可能其斜率指标不满足系统性能评估测试定义要求，因其量测波形斜率不属于芯片内部die终端的结果，导致测试数据精度的缺失，影响到了研发设计质量的判断评估。因而，会给研发设计带来信号质量难以评估的疑虑。

发明内容

本发明为了解决现有技术中时钟信号测试受ledge影响边沿斜率值的问题，提出一种消除受Ledge影响信号边沿斜率值的方法，通过采用此方法，可通过沿用现有的量测波形方案，在芯片封装外围采集波形，并对量测波形进行求取一阶导数并对一阶导数求取平均值，得到斜率波形后经过加法运算，以此计算出等效于芯片封装Die终端上的信号边沿斜率值，消除信号反射带来的测量信号波形边沿产生的Ledge对量测数据准确度的影响，提高了时钟信号测试数据的精度，准确地判断评估研发设计的信号质量。

本发明第一方面提供了一种消除受Ledge影响信号边沿斜率值的方法，包括：

对采集的信号的时钟波形求取一阶导数并对一阶导数求取平均值，得到信号的时钟波形的斜率波形；

选取信号时钟波形的斜率波形的两个波峰值或两个波谷值相加，得到的数值之和即为等效芯片接收端的信号边沿斜率数值。

结合第一方面，在第一方面第一种可能的实现方式中，在所述对采集的信号的时钟波形求取一阶导数并对一阶导数求取平均值之前，还包括：选取芯片接收端外围的网络点作为量测点，用示波器采集信号的时钟波形。