[发明专利]应用FPGA的嵌入式实时操作系统时间性能测试方法

权利要求书

1.一种应用FPGA的嵌入式实时操作系统时间性能测试方法，其特征在于，所述时间性能测试方法基于时间性能测试系统来实施，所述时间性能测试系统分为FPGA模块和被测端模块；

所述FPGA模块包括：工作指令信号生成模块、第一时间记录模块、响应信号接收模块、第四时间记录模块、第一时间间隔运算模块、存储模块；

所述被测端模块包括：工作任务执行模块响应信号生成模块；

所述时间性能测试方法包括如下步骤：

步骤1：所述工作指令信号生成模块向目标机提供工作指令信号，第一时间记录模块记录下发出工作指令信号时的第一时间，作为时间测量起始点；

步骤2：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，工作任务完成后，响应信号生成模块生成响应信号，并输出；

步骤3：响应信号接收模块接收所述响应信号；

步骤4：所述第四时间记录模块采用FPGA模块自身的时间基准进行计数，记录下所述响应信号的接收时间，即第四时间，作为时间测量终止点；

步骤5：第一时间间隔运算模块对第一时间和第四时间之间的时间间隔进行运算，获得第一时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；

步骤6：上位机对收到的时间间隔数据进行统计分析，获得时间性能测试结果；

所述时间性能测试方法适用于嵌入式实时操作系统的任务切换时间、信号量延迟时间、任务抢占时间，中断响应时间性能指标的测试；

所述步骤1中，所述工作指令信号包括：任务切换信号、任务抢占信号、中断信号；

所述FPGA模块还包括：第二时间间隔运算模块；

所述被测端模块还包括：第二时间记录模块、第三时间记录模块；

所述步骤2中包括：所述目标机接收到工作指令信号，工作任务执行模块根据工作指令信号执行对应工作任务，同时进行工作任务相关的时间测量，第二时间记录模块记录下开始执行工作任务时的第二时间，第三时间记录模块记录下执行工作任务完成时的第三时间，响应信号生成模块生成携带有所述第二时间和第三时间的响应信号，并输出；

所述步骤4中包括：第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔；存储模块对测量的多组时间间隔数据进行存储并转发至上位机；

所述步骤1包括如下步骤：

步骤101：上位机配置工作指令信号的配置参数；

步骤102：工作指令信号生成模块接收上位机的工作指令信号的配置参数；

步骤103：工作指令信号生成模块根据配置参数输出相应的工作指令信号，并发送至目标机；

所述步骤2中：

所述第二时间记录模块输出的第二时间以起始电平信号的形式输出，所述第三时间记录模块输出的第三时间以终止电平信号的形式输出；

所述步骤2中，

所述起始电平信号和终止电平信号分别由第二时间记录模块和第三时间记录模块根据目标的是任务执行情况适时输出；

所述工作指令信号还包括计时激励信号；

所述步骤2中，所述起始电平信号由第二时间记录模块受所述计时激励信号激励产生，所述终止电平信号由第三时间记录模块根据目标的是任务执行情况适时响应输出；

所述步骤4中，

第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔的过程中，

第二时间和第三时间分别为目标机适时输出的起始电平信号和终止电平信号，作为时间测量的起始点和终止点；

所述步骤4中，

第二时间间隔运算模块对第二时间和第三时间之间的时间间隔进行运算，获得第二时间间隔的过程中，

第二时间和第三时间分别为激励信号激励产生的起始电平信号和目标机适时响应输出的终止电平信号，作为时间测量的起始点和终止点。