[发明专利]输入/输出总线中的毛刺检测

说明书

本公开涉及输入/输出总线中的毛刺检测。一种延迟电路，所述延迟电路包括接收数据输入的连接器垫、接收具有时钟边沿的时钟输入的垫管脚、接收所述数据输入的第一数据线、接收所述数据输入的第二数据线，所述第二数据线包括输出延迟的数据输出的延迟电路，和接受所述数据输入和延迟的数据输出并输出逻辑状态的至少一个逻辑门，其中所述逻辑状态确定在所述延迟的数据输出中是否存在毛刺，并且其中所述延迟电路包括记录在所述时钟边沿处所述至少一个逻辑门的输出以识别所述毛刺的至少一个延迟元件。

技术领域

本文所公开的各种示例性实施例涉及晶片到晶片通信，并且更具体地说，涉及实现在时钟和数据外围总线中低成本毛刺检测的设备和方法。

背景技术

电子装置的亚稳态是数字电子装置系统在不稳定平衡或亚稳定状态中持续无界时间的能力。在亚稳定状态中，电路不能够在正确电路操作所需的时间内安定成稳定的‘0’或‘1’逻辑电平。这通常发生在数据触发器的设定中改变时或在数据运行通过具有不同安定时间的不同逻辑路径(如此获得两个不同的值，这在逻辑上决不应发生)时。因此，电路可以不可预测的方式起作用，并且可导致系统故障或不可预测/错误的操作。处理此问题的方法包括专用模拟滤波器(其具有PVT顾虑)和/或快速时钟(用于过采样和滤波)。两种方法都具有浪费电力并且需要额外组件的问题。

发明内容

下文呈现各种实施例的简要概述。可在以下概述中作出一些简化和省略，该概述意图凸显并引入各种示例性实施例的一些方面，而非限制本发明的范围。足以允许本领域普通技术人员进行和使用发明性概念的实施例的详细描述将紧接着在稍后的章节中。

各种实施例包括延迟电路，该延迟电路包括被配置成接收数据输入的连接器垫、被配置成接收具有时钟边沿的时钟输入的垫管脚、接收数据输入的第一数据线、接收数据输入的第二数据线，该第二数据线包括输出延迟的数据输出的延迟电路，和接受数据输入和延迟的数据输出并输出逻辑状态的至少一个逻辑门，其中逻辑状态确定延迟的数据输出中是否存在毛刺，其中延迟电路包括记录在时钟边沿处至少一个逻辑门的输出以识别毛刺的至少一个延迟元件。

延迟电路可包括锁存器延迟链电路或延迟缓冲器。

延迟电路可包括多个锁存器或多个延迟缓冲器。延迟电路可包括多个逻辑门，其中来自多个锁存器或缓存器的数据线输出用于确定延迟电路中的间歇毛刺。

至少一个逻辑门可为单个异或门。

各种实施例还包括延迟电路，该延迟电路包括接收时钟输入的连接器、接收时钟输入的第一时钟线、接收时钟输入的第二时钟线，该时钟线包括被配置成延迟时钟输入的定时的多个延迟装置，和逻辑块，该逻辑块被配置成接收一个或多个延迟的时钟输入并且确定在时钟边沿之前建立时间中是否存在毛刺，其中多个延迟装置至少包括记录时钟边沿上的逻辑块的输出以便识别毛刺的延迟元件。

所述延迟电路包括锁存器延迟链或延迟缓冲器电路。所述延迟电路包括多个锁存器或延迟缓冲器。所述延迟电路进一步包括多个逻辑门，其中来自所述多个锁存器的所述时钟线输出用于确定所述时钟电路中的间歇毛刺。所述逻辑门为异或门。

各种实施例还包括接收定时信号的方法，该方法包括通过垫管脚输入输入信号、沿控制路径和延迟路径划分输入信号，在延迟路径中，通过预定数目的延迟组件延迟输入信号以产生至少一个延迟的输入信号，和比较至少一个延迟的输入信号与另一个信号以确定延迟的信号是否包括在时钟边沿处或附近的毛刺。

输入信号可为数据信号。输入信号可为时钟信号。输入信号可通过缓冲器延迟。输入信号可通过多个锁存器延迟。

多个延迟的输入信号可被输入到多个逻辑门中以确定延迟的信号是否包括毛刺。

在延迟路径中的至少一个延迟的输入信号可与控制路径的所述输入信号比较以确定延迟的信号是否包括毛刺。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。