[发明专利]用于低功耗内核的乘除法器

说明书

本发明公开了一种用于低功耗内核的乘除法器，包括：译码器，译码器用于将乘法指令译码成乘法操作、将除法指令译码成除法操作，还包括：运算逻辑电路，运算逻辑电路用于接收译码器传输来的乘法操作和除法操作，运算逻辑电路还用于接收外部传输来的操作数并根据指令计算得出乘法和/或除法的运算结果，运算逻辑电路包括：第一寄存器、第二寄存器和数据运算选择单元，第一寄存器与数据运算选择单元连接，第二寄存器与数据运算选择单元连接，数据运算选择单元用于对操作数进行运算，通过复用加法器和寄存器，使用同一套硬件资源完成乘法操作和除法操作，以达到使用同一套硬件资源完成乘法操作和除法操作，提高运算性能，节约面积减小功耗的目的。

技术领域

本发明涉及低功耗处理器运算技术领域，具体涉及一种用于低功耗内核的乘除法器。

背景技术

乘法与除法是常用的基本运算。

由于在实际应用中，乘法使用频率大大高于除法，以及考虑到硬件实现的复杂度与性价比，在处理器内核实现时，会实现乘法器而不实现除法器。因此，乘法多由硬件乘法器完成，而除法器多由软件库指令来模拟完成。

但是一旦遇到除法运算，软件库指令来模拟完成除法运算，则需耗费数十至数百个指令周期，造成性能低下。而如果单独设计除法器则又会耗费面积且由于除法器使用频率不高而丧失性价比。

发明内容

为解决上述技术问题，本发明提出了一种用于低功耗内核的乘除法器，以达到使用同一套硬件资源完成乘法操作和除法操作，提高运算性能，节约面积减小功耗的目的。

为达到上述目的，本发明的技术方案如下：一种用于低功耗内核的乘除法器，所述乘除法器包括：译码器，所述译码器用于将乘法指令译码成乘法操作、将除法指令译码成除法操作，所述乘除法器还包括：运算逻辑电路，所述运算逻辑电路用于接收译码器传输来的乘法操作和除法操作，所述运算逻辑电路还用于接收外部传输来的操作数并根据指令计算得出乘法和/或除法的运算结果，所述运算逻辑电路包括：第一寄存器、第二寄存器和数据运算选择单元，所述第一寄存器与数据运算选择单元连接，所述第二寄存器与数据运算选择单元连接，所述数据运算选择单元用于对操作数进行运算。

进一步地，所述所述第一寄存器用于存储被除数、乘数、积、商和余数，所述第二寄存器用于存储除数和被乘数。

进一步地，所述数据运算选择单元包括：算法电路、非门、第一数据选择器、第二数据选择器、第三数据选择器、二输入异或门和加法器，所述算法电路与加法器组成乘法运算电路，所述非门、第一数据选择器和加法器组成除法运算电路，所述加法器用于乘法运算和除法运算，所述第二数据选择器和第三数据选择器用于实现加法器的复用。

进一步地，所述第一寄存器设置有三个输出端，所述第一寄存器的三个输出端分别与算法电路、第一数据选择器和加法器连接，所述第一寄存器上与第一数据选择器连接的输出端还与第三数据选择器连接；

所述第二寄存器设置有三个输出端，所述第二寄存器的三个输出端分别与算法电路、第一数据选择器和二输入异或门连接，所述第二寄存器与第一数据选择器连接的电路分为两路，其中一路上设置有非门，另一路直接与第一数据选择器连接；

所述算法电路设置有两个输出端，所述算法电路的两个输出端分别与第二数据选择器和第三数据选择器连接；

所述第一数据选择器的输出端与第二数据选择器连接；所述第二数据选择器的输出端与加法器连接，所述第三数据选择器的输出端与加法器连接；

所述加法器设置有两个输出端，所述加法器的两个输出端分别与第一寄存器和二输入异或门连接；

所述二输入异或门的输出端与第一寄存器连接。

进一步地，所述算法电路中的算法为基4布思算法。

进一步地，所述第一寄存器的低三位存储的数值用于判断符号。