[发明专利]信号时序配置方法、装置、计算机设备及存储介质

说明书

本发明涉及信号时序配置方法、装置、计算机设备及存储介质，该方法包括定义一组指令；将指令依次存储于内存地址内；使用时，根据接口电路状态从指定的内存地址内依次获取指令；根据指令驱动接口电路执行对应的操作。本发明通过定义指令，将接口信号的电平状态形成一串数值，以指令的形式根据不同的状态存储于内存地址内，使用时，根据不同的状态，从对应的内存地址内依次取出指令，驱动接口信号按照指令的数值进行高低电平输出，修改存储于内存地址内的指令的数值，以改变接口电路的接口信号时序，实现接口信号时序的灵活和可配置性。

技术领域

本发明涉及接口电路，更具体地说是指信号时序配置方法、装置、计算机设备及存储介质。

背景技术

接口的工作是按照一定时序的信号执行的，以芯片中NAND Flash控制器电路与NAND PHY电路接口时序为例，NAND PHY接口命令发送阶段的信号时序要求，如图1所示，为了达成这个要求，通常会在电路中设置五个计数器counter0～counter4，并且预先设定好各个计数器计满的阈值，将该接口的若干个接口信号依次设为cebar、cle、ale、webar、rebar、sdr_cycle、rddate_en、wrdata、wrdata_valid以及wrdqs_en，在t0时刻将cebar接口信号拉低，cle接口信号拉高，输出wrdata接口信号，wrdata_valid接口信号拉高，wrdqs_en接口信号拉低，启动计数器counter0，当计数器counter0计数到预先设定好的阈值，此时恰好是t1时刻，将接口信号webar拉低，同时启动计数器counter1，当计数器counter1计数到预先设定好的阈值，此时恰好是t2时刻，将webar接口信号拉高，同时启动计数器counter2，以此类推，实现图1既定的信号时序。

但是，目前的接口信号时序的布置是有一定局限性的，缺乏灵活性，例如在t0时刻，硬件固定将cebar接口信号拉低，cle接口信号拉高，wrdata_valid接口信号拉高，wrdqs_en接口信号拉低，但是若NAND PHY协议升级，这些接口信号需要在不同时刻变化，则硬件电路无法实现，又例如，计数器counter0实现了t0时刻到t1时刻的计数，但是若NANDPHY协议升级，t0时刻到t1时刻的间隔Δt1变得很大，硬件电路的计时器counter0位宽不够，则无法实现这样的时序要求。

因此，有必要设计一种新的方法，实现接口信号时序的灵活和可配置性。

发明内容

本发明的目的在于克服现有技术的缺陷，提供信号时序配置方法、装置、计算机设备及存储介质。

为实现上述目的，本发明采用以下技术方案：信号时序配置方法，包括：

定义一组指令；

将指令依次存储于内存地址内；

使用时，根据接口电路状态从指定的内存地址内依次获取指令；

根据指令驱动接口电路执行对应的操作。

其进一步技术方案为：所述定义一组指令，包括：

定义接口电路中每个状态的所有操作指令；

定义等待指令；

定义操作结束指令。

其进一步技术方案为：所述定义接口电路中每个状态的所有操作指令，包括：

从接口电路协议文档中获取接口电路中每个状态的每个时钟周期所有接口信号的期望值；

将接口电路每个状态按照同一状态同一时钟周期内的所有期望值依次组成一串数值，以得到接口电路中每个状态的所有操作指令。

其进一步技术方案为：所述将指令依次存储于内存地址内，包括：

将接口电路中所有状态的指令依照时钟周期排序；