[发明专利]对存储器地址请求进行分类以用于并行存储器访问

说明书

本公开涉及对存储器地址请求进行分类以用于并行存储器访问。一种装置，其被配置为从包含至少一个非唯一存储器地址的N个输入存储器地址的较大集合中识别M个输出存储器地址的集合，该装置包括：比较器块，其被配置为对来自N个输入存储器地址的集合的存储器地址进行比较以生成二进制分类数据集，该二进制分类数据集从输入地址的集合中识别地址的子集；多个组合逻辑单元，每个组合逻辑单元被配置为：接收二进制分类数据集的预先选择的位，并且将其接收的预先选择的位分类为中间二进制串，在该中间二进制串中将位排序为第一组和第二组；以及输出生成逻辑，其被配置为在属于不同的中间二进制串的位之间进行选择，以生成二进制输出。

技术领域

本发明涉及在计算机系统内对存储器地址请求进行分类以用于并行存储器访问。

背景技术

计算机处理器系统可以包括用于执行处理操作的一个或多个处理器单元。作为执行指令以执行一个或多个处理操作的一部分，这些处理器单元中的每一个可以请求访问存储器(例如，读取或写入数据)。每个存储器访问请求可以指定标识要访问的存储器区域的存储器地址。在此上下文中，处理器单元例如可以是处理器、处理器核、多核处理器或诸如数字信号处理器(DSP)之类的能够执行指令以执行一个或多个处理操作的某种其他类型的单元。计算机处理器系统例如可以是中央处理器单元(CPU)、图形处理单元(GPU)。

计算机处理器系统通常被布置成可以并行执行多个处理操作。例如，一些处理器单元能够并行执行多个线程。在其他示例中，计算机处理器系统可以包括并行操作的多个处理器单元，每个处理器单元可以执行单个线程或并行地执行多个线程。结果，计算机处理器系统可以生成许多存储器访问请求；在一些系统中，可以在单个时钟周期中生成多个存储器访问请求。在其他情况下，可以在一个或多个时钟周期上生成多个存储器访问请求。

为了减少计算机处理器系统的操作中的等待时间，可以并行地进行多个存储器访问(例如，可以并行访问跨一个或多个存储器块的指定数量的存储器地址)。当访问请求引用不是处理器单元本地的存储器的一个或多个块内的存储器地址时，并行存储器访问会特别方便。例如，如果一个或多个处理器单元被实现为片上系统(SoC)的一部分，则可以由(一个或多个)处理器单元访问的一个或多个存储器块可以位于芯片外，用于例如减小芯片的大小。

可以并行进行的存储器访问的数量可以限制为指定的最大值。该值例如可以受数据带宽的限制。例如，如果(一个或多个)处理器单元形成SoC的一部分，则可以在芯片上和在芯片下传送数据的速率可能受到用于向/从存储器传送数据的存储器总线的数据带宽范围的限制。

在某些情况下，挂起的存储器访问请求的数量可能超过可以并行执行的最大存储器访问数量。此外，一些挂起的存储器访问请求可能不是唯一的，例如，挂起的存储器访问请求可能包含访问同一存储器地址的多个请求。在这些情况下，并行存储器访问请求的集合可能包含对同一存储器地址的多个请求，从而导致低效的存储器访问方案。

发明内容

根据本发明，提供了一种装置，其被配置为从包含至少一个非唯一存储器地址的N个输入存储器地址的较大集合中识别M个输出存储器地址的集合，该装置包括：比较器块，其被配置为对来自N个输入存储器地址的集合的存储器地址进行比较以生成二进制分类数据集，该二进制分类数据集从输入地址的集合中识别地址的子集，其中由二进制分类数据集识别的子集中的每个地址在该子集中是唯一的；多个组合逻辑单元，每个组合逻辑单元被配置为：接收二进制分类数据集的预先选择的位；并且将其接收的预先选择的位分类为中间二进制串，在该中间二进制串中将这些位排序为第一组和第二组，其中第一组标识属于所识别的子集的地址，第二组标识不属于所识别的子集的地址；以及输出生成逻辑，其被配置为在属于不同的中间二进制串的位之间进行选择，以生成对包含所识别的子集中的至少一个地址的输出存储器地址的集合进行标识的二进制输出。

二进制分类数据集可以包括N位，每一位对应于相应的输入存储器地址，每一位的值指示相应的存储器地址是否形成所识别的子集的一部分。