[发明专利]一种可扩展式物理编码子层

说明书

本发明提供一种可扩展式物理编码子层，包括至少一个单链逻辑模块，用于实现物理编码子层的主逻辑功能；外围逻辑模块，与所述单链逻辑模块相连，用于适配所述单链逻辑模块和外部接口。本发明的可扩展式物理编码子层能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。

技术领域

本发明涉及集成电路设计的技术领域，特别是涉及一种可扩展式物理编码子层。

背景技术

物理编码子层(Physical Coding Sublayer，PCS)位于协调子层和物理介质接入层子层之间。PCS子层将经过完善定义的以太网MAC功能映射到现存的编码和物理层信号系统上去。

具体地，PCS子层负责8b/10b编码解码和CRC校验，并集成了负责channel绑定和时钟修正的弹性缓冲。8b/10b编码可以避免数据流中出现连0连1的情况，便于时钟的恢复。channel绑定通过在发送数据流中加入P字符来将几个RocketIO通道绑定成一个一致的并行通道，从而来提高数据的吞吐率，最多支持24个通道的绑定。弹性缓冲可以解决恢复时钟与本地时钟的不一致问题，并进行数据率的匹配，从而使得channel绑定成为可能。对Rocket IO模块的配置，可以通过下面两种方式进行：静态特性可以通过HDL代码设置；动态特性可以通过RocketIO的原语端口进行配置。

SERDES是SERializer(串行器)/DESerializer(解串器)的简称，是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大降低通信成本。

在Serdes串行/解串器的PCS设计中，标准协议一般对时钟、位宽及通道数量等有明确的要求，如万兆以太网，XAUI等协议规定4通道*3.125Gbps传输速率。同时，这些标准协议的设计方法将逻辑功能做为一个整体来考虑，不是以单个链路为单位进行分割处理，各链路通道独立性不强。因此，针对自定义的PCS协议。如高速PCS透传传输，采用如上类似标准协议的方法建模设计，考虑到时钟树、通道数不确定的协议、接口适配等各方面因素，使得设计与验证的复杂度会明显提高。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种可扩展式物理编码子层，能根据PCS协议和性能需要实现物理编码子层的扩展，从而简化了设计周期，降低了设计难度。

为实现上述目的及其他相关目的，本发明提供一种可扩展式物理编码子层，包括：至少一个单链逻辑模块，用于实现物理编码子层的主逻辑功能；外围逻辑模块，与所述单链逻辑模块相连，用于适配所述单链逻辑模块和外部接口。

于本发明一实施例中，所述单链逻辑模块包括逻辑功能单元和配置模块；所述配置模块用于与外部接口相连，以实现对所述逻辑功能单元的配置。

于本发明一实施例中，所述逻辑功能单元适配多种Serdes协议。

于本发明一实施例中，所述逻辑功能单元采用收发双向数据通路。

于本发明一实施例中，所述收发双向数据通路包括第一FIFO模块、RS编码和速率适配模块、线路编码和扰码模块、第二FIFO模块、RS解码/速率适配模块和线路解码/解扰模块；所述第一FIFO模块、所述RS编码和速率适配模块和所述线路编码和扰码模块依次相连；所述第二FIFO模块、所述RS解码/速率适配模块和所述线路解码/解扰模块依次相连。