[发明专利]数据采集电路、读数据窗口的控制方法及装置

说明书

本发明提供一种数据采集电路、读数据窗口的控制方法、装置及内存控制器，通过在用于读数据的首个数据选通信号DQS的读前导区域内，确定初始门信号与首个DQS上升沿的相位关系，生成第一门延迟信号；在每个存储体对应的DQS的第一个下降沿，采集第一门延迟信号，得到每个存储体对应的第二门延迟信号的起始位置，生成每个存储体对应的第二门延迟信号；根据每个存储体对应的第二门延迟信号，或者根据第一门延迟信号和每个存储体对应的第二门延迟信号，确定每个存储体对应的读数据窗口。保证了内存控制器对DDRx SDRAM存储器读数据窗口的准确确定，保证了对DDRx存储器数据读取的可靠性。

技术领域

本发明涉及存储器的读取技术，尤其涉及一种数据采集电路、读数据窗口的控制方法、装置、及内存控制器。

背景技术

DDR内存控制器对双倍速率同步动态随机存储器DDRxSDRAM(Double Data Rate，简称“DDR”；Synchronous Dynamic Random Access Memory，简称“SDRAM”)，的数据读取过程是利用读数据选通信号DQS来判断何时存在有效的读数据DQ，同时通过读数据选通信号DQS与内部系统时钟的关系来决定如何将返回数据DQ同步到系统时钟域内。但是考虑到不同的系统环境，比如不同的PCB走线、不同的工作频率等，使得读数据选通信号DQS与内部系统时钟的相位关系完全不确定。尤其是对于DDR3/4内存模组的Fly-by的走线方式，如图1所示，在内存控制器发出读命令后，读命令会逐一经过各个内存芯片，如图1中的箭头所示经过内存芯片1至内存芯片8，然后间隔相同时钟(读取潜伏期，Read Latency)周期返回读数据选通信号DQS以及读数据DQ，这样导致来自同一个内存通道上(经过内存芯片1～8的通道)的不同内存芯片的读数据选通信号DQS返回到内存控制器的时间不同，使得读数据窗口难以确定。

对于此种情况，现有技术中通常采用延时电路，以在内存控制器发出读命令后，对内存控制器产生的gate信号进行延时处理，得到rdgate信号，该rdgate信号的高电平位于读DQS信号的中间，以保证DQS对内存数据的完整读取。但是，由于内存控制器原始的gate信号脉冲宽度固定，突发长度(burst_length，简称“BL”为4时，gate信号的宽度为2个时钟周期；BL为8时gate信号的宽度为4个时钟周期，因此，经过延时之后的rdgate信号脉冲宽度与gate信号一致，也为固定宽度。为了节省设计开销，支持多存储体(RANK)的内存控制器在每一个数据处理单元中仅集成一个rdgate模块，即用一个rdgate模块来处理共享同一数据通道的多个RANK返回的读DQS信号。这种情况下，如果不同RANK之间的距离较远，导致读DQS信号之间的相位差过大，会导致有效的读DQS信号被内部rdgate信号过滤掉，从而产生错误。如图2所示，内存控制器根据RANK0返回的rddqs0确定rdgate信号的位置，rddqs_clean_0信号由rdgate截取rddqs0得到，由于一个数据处理单元只有一个rdgate模块，所以rdgate信号确定之后其位置就不再变化。当RANK1(距离内存控制器比RANK0远)返回rddqs1时，通过rdgate信号截取rddqs1得到一个正确的时钟信号rddqs_clean_1。但是当RANK2(距离内存控制器比RANK1远)返回rddqs2时，因为rddqs2信号的最后一个下降沿晚于rdgate信号的下降沿，导致截取得到的rddqs_clean_2信号的最后一个时钟周期的高电平宽度较窄。如果返回的rddqs更晚很有可能导致最后一个时钟周期被rdgate信号完全抹掉。很显然，丢失的时钟周期对应的读数据也会丢失，所以采用现有的技术会限制一个内存通道所能支持的最大RANK数量。

因此，无论是图1中的不同内存芯片间的间距问题或分布在一个内存芯片或不同芯片上的各个RANK间的间距问题，都会导致一个内存通道所能支持的最大RANK数量受限制，也就是说，内存控制器发出读命令后的读数据窗口难以被准确确定以读取到全部RANK中的数据，读数据窗口的不准确易引发读数据丢失的问题。

发明内容