[发明专利]一种锁存电路

权利要求书

1.一种锁存电路，其特征在于，包括：

选通控制模块、数据锁存模块、滤波模块；

所述选通控制模块的输出端连接所述数据锁存模块的输入端；所述数据锁存模块的输出端连接所述滤波模块的待滤波数据输入端，且连接所述选通控制模块的输出端；

所述选通控制模块接收输入数据，并将所述输入数据输入所述数据锁存模块，当所述选通控制模块为关断状态时，所述锁存电路为锁存模式，所述数据锁存模块对所述输入数据进行锁存，并将锁存的输入数据作为待滤波数据输入所述滤波模块，所述滤波模块对所述待滤波数据进行滤波处理得到输出数据。

2.如权利要求1所述的锁存电路，其特征在于，所述选通控制模块包括：

第一晶体管、第二晶体管、第三晶体管、第四晶体管；

所述第一晶体管的栅极与所述第四晶体管的栅极连接后作为所述选通控制模块的第一输入端，所述第一晶体管的源极连接电源，所述第一晶体管的漏极连接所述第二晶体管的源极；

所述第二晶体管的栅极为所述选通控制模块的第二输入端，所述第二晶体管的漏极连接所述第三晶体管的漏极；

所述第三晶体管的栅极为所述选通控制模块的第三输入端，所述第三晶体管的源极连接所述第四晶体管的漏极；

所述第四晶体管的源极接地；

当所述选通控制模块的第二输入端接收低电平，且所述选通控制模块的第三输入端接收高电平时，所述选通控制模块为选通状态，所述锁存电路为选通模式，所述选通控制模块将接收到的输入数据输入所述数据锁存模块；

当所述选通控制模块的第二输入端接收高电平，且所述选通控制模块的第三输入端接收低电平时，所述选通控制模块为关断状态，所述锁存电路为锁存模式，所述选通控制模块停止将接收到的输入数据输入所述数据锁存模块。

3.如权利要求1所述的锁存电路，其特征在于，所述数据锁存模块包括：

第一反相器、第二反相器；

所述第一反相器的输入端为所述数据锁存模块的输入端，且连接所述选通控制模块的输出端，所述第一反相器的输出端连接所述第二反相器的输入端；

所述第二反相器的输出端为所述数据锁存模块的输出端，且连接所述第一反相器的输入端。

4.如权利要求1所述的锁存电路，其特征在于，所述滤波模块包括：

第一触发器、第二触发器、逻辑门；

所述第一触发器的数据输入端连接所述第二触发器的数据输入端后作为所述滤波模块的待滤波数据输入端，所述第一触发器的时钟信号输入端为所述滤波电路的第一时钟信号输入端，所述第二触发器的时钟信号输入端为所述滤波电路的第二时钟信号输入端；

所述第一触发器的输出端连接所述逻辑门的第一输入端，所述第二触发器的输出端连接所述逻辑门的第二输入端；

所述逻辑门的输出端为所述滤波模块的输出端。

5.如权利要求1所述的锁存电路，其特征在于，所述锁存电路还包括：

第一输入模块；

所述第一输入模块的第一输出端连接所述选通控制模块的第一输入端；

所述第一输入模块的第二输出端连接所述选通控制模块的第二输入端；

当所述第一输入模块接收到低电平信号时，所述第一输入模块的第一输出端输出高电平信号，所述第一输入模块的第二输出端输出低电平信号；

当所述第一输入模块接收到高电平信号时，所述第一输入模块的第一输出端输出低电平信号，所述第一输入模块的第二输出端输出高电平信号。

6.如权利要求5所述的锁存电路，其特征在于，所述第一输入模块包括：

第三反相器、第四反相器；

所述第三反相器的输入端为所述第一输入模块的输入端，所述第三反相器的输出端为所述第一输入模块的第一输出端；

所述第四反相器的输入端连接所述第三反相器的输出端，所述第四反相器的输出端为所述第一输入模块的第二输出端。