[发明专利]具有无解码器四元切换的电流导引数模转换器

说明书

本文公开了具有无解码器四元切换的电流导引数模转换器，例如公开了一种数模转换器，其包括接收数据信号和数据信号的反相的第一动态锁存器。第一动态锁存器通过时钟信号来定时，并且被配置为根据数据信号和数据信号的反相生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号生成数据信号的模拟表示。

技术领域

本公开涉及一种高速数模转换器，并且更具体地，涉及利用无解码器四元切换(decoder free quad switching)的电流导引(current steering)数模转换器。

背景技术

高速且高精度的数模转换器(DAC)是用于许多信号处理和电信系统的重要组成块。DAC是将数字信号转换为模拟信号的设备。由于现代芯片的数字处理功率和速度的不断增加，对具有更高采样速度的DAC的需求增长。例如，3D高清电视(HDTV)使用具有200MSPS(每秒百万采样)的DAC，而电信发射器使用具有超过几GSPS的DAC。除了高采样速度之外，许多这样的应用还在输出模拟信号中要求非常高的线性度和高无寄生动态范围(SFDR)。

通常，DAC使用多个开关来将电流导引至一个或多个输出。通过由数字信号处理链生成的数字信号来操作开关。由于开关被数字信号接通或断开，针对开关的数字信号中的抖动会劣化线性度性能并且在模拟输出处增加杂散噪声。使用高速DAC，这种情况尤其严格，因为数字信号处的抖动趋于随着频率增加而引起更显著的影响。

高速DAC中另一重要的因素是开关的数据依赖性切换。数据依赖性切换可部分由“接通”脉冲(例如，“1”脉冲)和“断开”脉冲(例如，“0”脉冲)的开始转变和结束转变中的不对称而引起。通常，用于接通脉冲和断开脉冲的转变时间是不对称的。由于转变时间的这种差异，包括“接通”脉冲和“断开”脉冲的组合的数据流在取决于提供给DAC的数字信号的DAC的模拟输出中生成噪声。这导致来自电源的切换功率的形成。当与封装寄生(如接合或路由电感)交互时，这种切换功率会生成从电源到输出的期望信号的谐波，并且会进一步劣化DAC的SFDR和SNR。

因此，在DAC领域需要解决这些问题的进一步发展。

发明内容

本文公开了一种数模转换器，其包括具有重置输入的第一差分锁存器，该重置输入接收数据信号和数据信号的反相，并且当不处于重置状态时具有互补输出。重置状态将具有相同值的两个输出。这种锁存器的一个示例是动态锁存器。然而，存在许多其他锁存器的衍生产品可用于相同功能。为了简化，任何进一步的描述将使用强ARM动态锁存器作为示例。第一动态锁存器通过时钟信号来计时，并且被配置为根据数据信号和数据信号的反相来生成第一和第二四元切换控制信号。第二动态锁存器接收数据信号和数据信号的反相，通过时钟信号的反相来定时，并且被配置为根据数据信号和数据信号的反相生成第三和第四四元切换控制信号。四元切换位单元被配置为根据第一、第二、第三和第四四元切换信号来生成数据信号的模拟表示。

四元切换位单元可以包括尾节点以及第一和第二输出节点。第一p沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第二四元切换控制信号偏置的栅极。第二p沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第三四元切换控制信号偏置的栅极。第三p沟道晶体管可以具有耦合至尾节点的源极、耦合至第一输出节点的漏极以及被第四四元切换控制信号偏置的栅极。第四p沟道晶体管可以具有耦合至尾节点的源极、耦合至第二输出节点的漏极以及被第一四元切换控制信号偏置的栅极。