[发明专利]三维半导体器件

说明书

一种三维半导体器件包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层并在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及字线接触插塞，每个字线接触插塞在具有阶梯式结构的堆叠结构的梯面部分的每个的区域中穿透所述多个电极当中最上面的电极、连接到所穿透的最上面的电极下方的另一电极、并与所述穿透的最上面的电极电绝缘。

技术领域

公开的实施方式涉及半导体器件，更具体地，涉及包括三维布置的存储单元的三维(3D)半导体器件。

背景技术

随着半导体器件的不断减小的尺寸，其中二维布置多个存储单元的二维(2D)半导体器件(或平面型半导体器件)的集成正在达到极限。为了克服这样的集成限制，虽然提出了其中三维布置存储单元的三维半导体器件(垂直型半导体器件)，但是需要比在二维半导体器件的情况下更复杂和精确的工艺控制。

发明内容

所公开的实施方式提供了可以提高三维布置的存储单元的电连接可靠性并具有结构稳定性的三维半导体器件。

根据方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成单元串；以及接触插塞，在接触区域中，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。

根据另外的方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域、接触区域和在单元阵列区域与接触区域之间的虚设接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构；接触插塞，在接触区域中；虚设着落插塞，在虚设接触区域中连接到所述多个电极中的最上面的电极；以及接触着落插塞，连接到接触插塞的每个，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。

根据另外方面，本公开针对一种三维半导体器件，其包括：衬底，具有单元阵列区域和接触区域；堆叠结构，包括在垂直方向上交替地堆叠在衬底上的多个电极和多个电极隔离绝缘层，并且在接触区域上具有阶梯式结构，其中所述多个电极当中的两个最下面的电极在接触区域中的端部在相同的位置处彼此垂直地对准；垂直结构，在单元阵列区域中穿透堆叠结构，垂直结构的每个构成包括多个选择晶体管的单元串；以及接触插塞，在接触区域中，其中，对于所述多个电极中的包括上电极和上电极下面的下电极的每对紧邻的电极，接触插塞中的对应的一个接触下电极并且穿透上电极并与上电极电绝缘。

因为字线接触插塞穿透一个电极并连接到其下方的另一电极，所以字线接触插塞由所穿透的电极支撑，由此三维半导体器件可以提供字线接触插塞的结构稳定性并确保电可靠性。

附图说明

实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1是示出根据一示例性实施方式的三维半导体器件的示意性布置结构的俯视图；

图2是示出图1的三维半导体器件的框图；

图3是示出根据一示例性实施方式的三维半导体器件的三维存储单元阵列的电路图；

图4是根据一示例性实施方式的三维半导体器件的剖视图；

图5是根据一示例性实施方式的三维半导体器件的剖视图；

图6是根据一示例性实施方式的三维半导体器件的剖视图；

图7是根据一示例性实施方式的三维半导体器件的剖视图；