[发明专利]一种阵列基板行驱动单元、电路以及液晶显示面板

权利要求书

1.一种阵列基板行驱动单元，其特征在于，包括上拉控制模块、上拉模块、下拉维持模块、下拉模块、信号下传模块以及自举模块；

所述上拉控制模块的输出端、所述上拉模块的控制端、所述下拉维持模块的第一端、所述下拉模块的第一端、所述信号下传模块的控制端与所述自举模块的第一端连接于栅极信号点，所述下拉维持模块的第二端、所述下拉模块的第二端、所述自举模块的第二端以及所述上拉模块的输出端与水平扫描线连接，所述下拉维持模块的第三端以及所述下拉模块的第三端与第一电平信号线连接，所述下拉维持模块的第四端以及所述下拉模块的第四端与第二电平信号线连接，所述上拉模块的输入端以及所述信号下传模块的输入端与时钟信号线连接；所述下拉模块的控制端连接至下一级阵列基板行驱动单元；

所述第一电平信号线的电压小于所述第二电平信号线的电压；

所述上拉控制模块用于对所述栅极信号点预充电，所述自举模块用于存储并维持所述栅极信号点的电平，在所述栅极信号点处于导通电平的情况下，所述上拉模块将所述时钟信号线的信号输出到所述水平扫描线；在所述下拉模块的控制端接收到的控制信号为导通电平的情况下，所述下拉模块将所述第二电平信号线的信号输出到所述水平扫描线，以及将所述第一电平信号线的信号输出到所述栅极信号点，所述第一电平信号线的信号控制所述下拉维持模块的第二端输出所述第二电平信号线的信号到所述水平扫描线。

2.根据权利要求1所述的阵列基板行驱动单元，其特征在于，所述下拉模块包括第一晶体管与第二晶体管；

所述第一晶体管的漏极与所述栅极信号点连接，所述第二晶体管的漏极与所述水平扫描线连接，所述第一晶体管的源极与所述第一电平线信号线连接，所述第二晶体管的源极与所述第二电平线信号线连接；

在所述第一晶体管的栅极处于导通电平的情况下，所述第一晶体管的源极将所述第一电平信号线的信号输入到所述第一晶体管的漏极；在所述第二晶体管的栅极处于导通电平的情况下，所述第二晶体管的源极将所述第二电平信号线的信号输入到所述第二晶体管的漏极。

3.根据权利要求2所述的阵列基板行驱动单元，其特征在于，所述下拉维持模块包括反相单元、第四晶体管以及第五晶体管；

所述反相单元的控制端与所述栅极信号点连接，所述反相单元的输出端与所述第四晶体管的栅极以及所述第五晶体管的栅极连接；所述第四晶体管的漏极与所述水平扫描线连接，所述第四晶体管的源极连接所述第二低电压信号线，所述第五晶体管的漏极与所述栅极信号点连接，所述第五晶体管的源极连接所述第一低电压信号线；

在所述反相单元的控制端处于低电平的情况下，所述反相单元的输出端向所述第四晶体管的栅极以及所述第五晶体管的栅极输出导通电平，所述第二电平信号线的信号从所述第四晶体管的源极输出到所述四晶体管的漏极，所述第一电平信号线的信号从所述第五晶体管的源极传输出到所述五晶体管的漏极。

4.根据权利要求2所述的阵列基板行驱动单元，其特征在于，所述反相单元包括：

第六晶体管与第七晶体管；

所述第六晶体管的栅极和漏极均连接导通电平信号，所述第六晶体管的源极与所述第七晶体管的漏极连接所述反相单元的输出端，所述第七晶体管的栅极连接所述上拉控制模块的输出端。

5.根据权利要求3所述的阵列基板行驱动单元，其特征在于，所述第一晶体管的沟道宽度小于1000微米。

6.根据权利要求4所述的阵列基板行驱动单元，其特征在于，所述上拉模块包括第三晶体管；

所述第三晶体管的栅极与所述栅极信号点连接，所述第三晶体管的漏极与所述时钟信号线连接，所述第三晶体管的源极与所述水平扫描线连接；所述第三晶体管的沟道宽度大于7000微米；

在所述第三晶体管的栅极处于导通电平的情况下，控制所述第三晶体管的漏极将所述时钟信号线的信号输入到所述第三晶体管的源极。

7.根据权利要求5所述的阵列基板行驱动单元，其特征在于，所述第一电平信号线的电压比所述第二电平信号线的电压低2至7伏特。