[发明专利]一种数据压缩的SoC芯片信息追踪装置和性能优化方法

说明书

本发明公开了一种数据压缩的SoC芯片信息追踪装置，包括选择器、异步FIFO、跟踪控制器、寄存器及内存，所述选择器根据寄存器的配置信息选择目标追踪总线，异步FIFO用于数据缓存和时钟同步，跟踪控制器用于条件触发、信息压缩和记录，寄存器由CPU通过AHB总线配置追踪信息，内存用来存放追踪结果信息，由CPU通过AHB的从机接口进行访问。

技术领域

本发明属于SoC芯片领域，具体是一种数据压缩的SoC芯片信息追踪装置和性能优化方法。

背景技术

随着SoC的架构越来越复杂，由于不合理的总线架构的设计和规划，很可能导致SoC在实际工作时达不到最佳的性能，因此需要去追踪和记录总线的状态信息来分析总线的配置是否合理。

大部分SoC在运行时，其内部运行状态和性能都无法被观测。一方面，这导致系统应用开发人员在遇到性能瓶颈的时候无法知道是否SoC已达到最佳性能。另一方面，系统开发人员遇到问题的情况下，需要追踪某些硬件信息的时候，也没有适当的途径得到。

当前的SoC绝大部分基于总线架构，在这些基于总线架构的SoC中，系统实际运行时总线传输的发起行为复杂，硬件设计的默认总线访问优先级以及带宽的安排往往不是最优的，从而达不到最佳的总线传输性能和系统应用性能。

在调试和优化系统架构时，如果需要对总线的状态和数据进行实时的监测，由于总线信号复杂、数据量大，若采用正常功能串口将信息发送到上位机进行监测则会影响到SoC的正常工作状态（即侵入式），使得监测结果不准确；若使用片上存储器保存监测信息则又会占用较大的存储空间，从而加大SoC的面积和功耗。

发明内容

为了解决了现有技术中存在的上述技术问题，本发明提供了一种数据压缩的SoC芯片信息追踪装置，包括选择器、异步FIFO、跟踪控制器、寄存器及内存，所述选择器根据寄存器的配置信息选择目标追踪总线，异步FIFO用于数据缓存和时钟同步，跟踪控制器用于条件触发、信息压缩和记录，寄存器由CPU通过AHB总线配置追踪信息，内存用来存放追踪结果信息，由CPU通过AHB的从机接口进行访问。

进一步的，所述追踪信息包括触发条件、目标追踪总线、追踪类型、使能等。

进一步的，追踪的SoC芯片信息包括总线状态及各状态延时、传输数据、传输带宽、突发传输次数和延时。

进一步的，采用状态编码的方式记录总线状态。

进一步的，采用条件触发的方式追踪总线信息，根据寄存器配置的信息在总线状态符合触发条件时开始记录，包括：总线地址区间、传输数据、主机或从机ID、SoC全局时间戳等。

进一步的，根据突发传输次数B，以及主机发出请求到数据返回的总延时D，D/B即可计算出每个突发的平均延时，结合写入内存中的总线状态和相应状态的延时，得到具体每个状态的延时，便于分析传输延时是否符合要求以及延时的分配是否合理。

进一步的，对于传输数据的记录，结合触发条件得到相应地址区间的读写数据，可用于数据的追踪和错误的定位。

进一步的，对于传输带宽的记录，统计单位时间（N个时钟周期）内目标总线主机或从机的传输次数X，单位时间值N由寄存器配置，根据总线数据位宽W以及总线时钟频率F即可计算出总线传输带宽=X*W*F/N，此带宽为均值带宽，再统计跟踪时间段内最大的均值带宽可得到峰值带宽，统计跟踪时间段内的均值带宽总和可得到平均带宽。

本发明提供一种采用数据压缩的SoC芯片信息追踪装置对SoC芯片进行性能优化的方法，通过分析总线访问延时信息了解主机占用总线的情况和总线对各主机请求的应答情况，对于请求总线次数较多且授予总线延时较大的主机应提高其访问优先级。